JPS61145786A - アドレス割付回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １１Ｌ」 本発明は、アドレス割付回路に関し、特に複数のメモリ
素子又は複数の入出力素子のうちのいずれか１つを選択
すべくアドレスの割付けを行なうためのアドレス割付回
路に関する。

背景技術 第１図に、例えば複数のメモリ素子からなるメモリのア
ドレス指定をなすアドレス指定回路の一例を示す。図に
おいて、複数のメモリ素子Ｕ１〜Ｕ１６のうちの１つの
素子（以下チップと称する）を選択すべくアドレスの割
付けをなすための例えば２個のアドレスデコーダ１．２
が設けられている。これらアドレスデコーダ１．２の記
憶内容は固定化されている。中央処理装置（以下ＣＰｔ
Ｊと称する）３としては、８ｂｉｔデータバスの例えば
８０８５Ａ（インテル社製）が用いられている。

このＣＰＵ３においては、データとアドレスが時分割に
て伝送されるので、アドレスの下位バイト（Ａｏ＝Ａ７
）をラッチするためのアドレスラッチ回路４が設けられ
ている。

複数のメモリ素子Ｕ１〜Ｌ１１６のうち、Ｕ１〜Ｕ８は
２にバイトのＲＯＭ（リードオンリメモリ）であり、Ｕ
９〜Ｕ１６は２にバイトのＲＡＭ　（ランダムアクセス
メモリ）である。これらメモリは２にバイトのため、ア
ドレスビットのＡｏ＝Ａ＋。

までがアドレスデコーダ１．２を通らず直接メモリのア
ドレス入力端子に供給される。アドレスビットのＡ　ｕ
〜Ａ　＋ｓは各々２にバイトのメモリチップを選択する
ためにアドレスデコーダ１．２に供給されデコードされ
る。、ＣＰＬＩ３から出力される１　０／Ｍ信号はメモ
リを選択するかＩ１０（入出力）素子（図示せず）を選
択するかを識別するための選択信号であり、メモリの選
択時には低レベルの信号となる。なお、本回路例では、
メモリ素子Ｕ１〜Ｕ１６のメモリマツプは第２図に示す
ように構成されている。

次に、例えばメモリの１０００番地に格納されているデ
ータをＣＰＵ３が読み取る場合の動作に。

ついて説明する。

まず、ＣＰＬＩ３がアドレス情報１０００Ｈをアドレス
バスを介してメモリに送出する。このとき、アドレスバ
スには第３図に示すようなデータがのせられる。アドレ
スビットのＡ　ｎ〜Ａ　＋４はアドレスデコーダ１．２
に供給されるが、Ａ　１４ビツトが“０”のため、アド
レスデコーダ１がイネーブルとなり、アドレスデコーダ
２にはＡＩ４ビット情報がインバータ５を介して供給さ
れるので当該デコーダ２がディセーブルとなる。また、
メモリを選択するのであるから、ＣＰＬＩ３からは低レ
ベルの１０／Ｍ信号が出力され、インバータ６で反転さ
れた後各デコーダ１．２のチップ選択端子Ｇ＋に供給さ
れるため、各デコーダ１．２がイネーブル状態となる。

その結果、アドレスデコーダ１．２の機能（第４図の機
能表参照）からメモリチップＵ３が選択される。また、
アドレスビットＡＯ〜Ａ　１Ｇは全て゛Ｏ″のため、メ
モリチップＵ３の先頭番地が指定される。このときＣＰ
Ｕ３からＷ〕（Ｍ出し）信号が出力されかつメモリに入
力されれば、指定されたアドレスから格納内容が読み出
され、データ情報としてＣＰＵ３に取り込まれるのであ
る。

このように構成されたアドレス指定回路においては、従
来、チップ選択のために設けられたアドレスデコーダ１
，２の記憶内容が固定化されていたので、アドレスを変
更したい場合、例えばメモリチップＵ９の先頭アドレス
を、“’４０００Ｈから″を’８０００）（から″に変
更したい場合、アドレスデコーダ１，２の入力端子Ｇ２
に供給するアドレスビットをＡ　Ｉ４からＡ　＋ｓに変
更する必要があり、これに伴ないアドレスラインの配線
変更を行なわなければならなかった。

また、同一ビン配置のチップを用いてメモリ容量を変更
する場合にも同様に配線変更が生じた。

これは、例えばＵ１〜Ｕ８のＲＯＭを２にバイトから４
にバイトのＲＯＭに変更する場合、アドレスデコーダ１
のアドレス入力端子にアドレスビットＡ　１２〜ＡＭを
入力する必要があるからである。

以上のことから明らかなように、従来のアドレス割付回
路は専用化されており、汎用性に欠けていた。

及Ｕ 本発明は、上述した点に鑑みなされたもので、メモリア
ドレスを自由に割り付けできかつメモリ容量を容易に変
更し得ることにより、汎用性のあるアドレス割付回路を
提供することを目的とする。

本発明によるアドレス割付回路は、アドレス入力端子に
中央処理装置からデコードアドレス信号が供給される第
１のアドレスデコーダと、アドレス入力端子の一部に前
記中央処理装置からデコードアドレス信号が供給されか
つ各々の複数のデコード出力端子に接続された複数のメ
モリ素子又は複数の入出力素子のうちのいずれか１つを
選択する複数の第２のアドレスデコーダとを備え、前記
第１及び第２のアドレスデコーダがプログラマブルデコ
ーダからなり、前記第１アドレスデコーダのデコード出
力ラインの一部はアドレスデータバスとして前記複数の
第２のアドレスデコーダのアドレス入力端子の残りの一
部に共通接続され、前記デコード出力ラインの残りは各
々チップ選択ラインとして前記複数の第２のアドレスデ
コーダのアドレス入力端子の残りに接続され、前記第２
のアドレスデコーダのチップ選択入力端子には前記複数
のメモリ素子又は複数の入出力素子を選択するための選
択信号が供給されることを特徴としている。

！−１Ｌ」１ 以下、本発明の実施例を図に基づいて詳細に説明する。

第５図は本発明の一実施例を示すブロック図、第６図は
それを具体化した回路図である。第５図及び第６図にお
いて、ＣＰＵ（図示せず）から出力されるデコードアド
レス信号Ａ　Ｉ２〜Ａ　２０は、第１のアドレスデコー
ダとしてのプログラマブルデコーダ１０のアドレス入力
端子に供給され、デコードアドレス信号Ａ　ｕは、第２
のアドレスデコーダとしての複数のプログラマブルデコ
ーダ１１〜１５の各アドレス入力端子の一部Ａｏに供給
される。プログラマブルデコーダ１１〜１５の各々ごデ
コード出力端子には、第１図に示す従来例と同様に、複
数のメモリ素子又はＩ１０素子（ともに図示せず）が接
続されている。プログラマブルデコーダ１０及び１１〜
１５はＲＯＭ又はＰＡＬ（プログラマブルアレイロジッ
ク）からなる。ＰＡｍは、最も簡単な論理回路であるＮ
ＡＮＤやＮＯＲを基本ゲートとし、これらがチップ上に
整然と配列されていて電気的に基本ゲートを相互に配線
することにより顧客専用のランダム論理ＬＳＩを構成で
きるものである。

プログラマブルデコーダ１０のチップ選択入力端子Ｇ／
Ｅは接地されている。プログラマブルデコーダ１０のデ
コード出力ラインの一部Ｌ１〜Ｌ３はアドレスデータバ
スとしてプログラマブルデコーダ１１〜１５の残りの一
部のアドレス入力端子Ａ１〜Ａ３に共通接続され、残り
のデコード出力ラインし４〜［８はチップ選択ラインと
してプログラマブルデコーダ１１〜１５の残りのアドレ
ス入力端子Ａ４に各々接続されている。プログラマブル
デコーダ１１〜１５の各チップ選択入力端子Ｇには、Ｃ
ＰＬＩから出力される選択信号（ＩＯ／Ｍ信号）が供給
される。本実施例においては、プログラマブルデコーダ
１１〜１５の各デコード・出力端子に複数のメモリ素子
が接続されており、この場合の１０／Ｍ信号はメモリ選
択信号となる。

本実施例では、メモリデコードアドレスがＡ　ｕ〜Ａ　
２０となっているが、これはＣＰＵが８０８５Ａではア
ドレスビットがＡｏ　＝Ａ１ｓ　（６４Ｋバイトのメモ
リ空間）、８０８６ではＡｏ−Ａ＋ｓ（１Ｍバイトのメ
モリ空間）、８０２８６ではＡｏ〜Ａ２３（１６Ｍバイ
トのメモリ空間）となっているからである。

かかる構成のアドレス割付回路においては、メモリデコ
ードアドレスＡ　ｎがプログラマブルデコーダ１１〜１
５のアドレス入力、メモリデコードアドレスＡ１２〜Ａ
　２０がプログラマブルデコーダ１０のアドレス入力と
なっているので、２にバイトのブロックで２Ｍバイトま
でデコード出力を得ることができる。また、プログラマ
ブルデコーダ１０のデコード出力ラインし１〜Ｌ３をア
ドレスデータバスとして使用しかつＬ４〜Ｌ８をチップ
選択ラインとしてメモリアドレスを変えることにより出
力データを変えているため、配線変更することなくプロ
グラマブルデコーダ１０のプログラムを変更するだけで
、各メモリチップの先頭アドレスを自由に変更したり、
同一ビン配置であればメモリ容量の異なったメモリチッ
プに容易に交換することができる。更に、プログラマブ
ルデコーダ１１〜１５のアドレス入力端子の一部をＣＰ
Ｕからのメモリデコードアドレスの入力端子としている
ので、プログラマブルデコーダ１１〜１５のメモリ容ｆ
ｆ１ｆ有効に使えることになり、全体的にメモリ領域を
拡張できることになる。

なお、各メモリチップには、メモリ容量が２にバイトの
場合　Ａｏ〜Ａ　＋。

４にバイトの場合　Ａｏ−Ａｎ ８にバイトの場合　Ａｏ〜Ａ＋２ １６にバイトの場合　Ａｏ＝Ａ＋３ ３２にバイトの場合　Ａｏ＝Ａ＋４ のアドレスビットが供給されるようにアドレスラインを
接続しておくのは当然である。

また、プログラマブルデコーダ１１〜１５において、各
デコーダ単位で各メモリの先頭アドレスを変更したり、
メモリ容量の異なったメモリチップ（２にバイト、４に
バイト・・・・・・）を接続できることは勿論であるが
、プログラマブルデコーダ１０及び１１〜１５のプログ
ラムを変更することにより、単一のプログラマブルデコ
ーダにおいて各メモリチップ単位でメモリの先頭アドレ
スを変更したり、メモリ容量の異なったメモリチップ（
２にバイト、４にバイト・・・・・・）を接続したりす
ることも可能である。

第７図は、本発明の他の実施例を示すブロック図であり
、本実施例においては、プログラマブルデコーダ１０を
増設し、これらプログラマブルデコーダ１０＋〜１０ｎ
の各々に対して上記実施例と同様に複数のプログラマブ
ルデコーダ（１１１〜１５１）〜（１１ｎ〜１５ｎ）を
接続する構成となっており、この構成によればメモリ領
域を拡張して使用することができる。また、第７図にお
けるプログラマブルデコーダ１０１〜Ｉｏｎの前段に更
にデコーダを設けることにより、メモリ領域を更に拡張
できることになる。この場合のデコーダの記憶内容は固
定、可変のいずれであってもよい。

なお、上記各実施例においては、主としてメモリチップ
を選択する場合について説明したが、Ｉ１０チップを選
択する場合も同様である。但し、メモリチップとｒ１０
チップとの判別に関しては、ＣＰＵから出力されるＩＯ
／Ｍ信号（選択信号）が°゛０”か１”かで判断を行な
う。本発明においては、ＣＰＵどして第１図に示した従
来例と同様に８０８５八を使用しているので、選択信号
が“Ｏ″でメモリチップ、′１”でＩ１０チップを選択
となるが、ＣＰＵとして８０８６を用いた場合には選択
信号が“Ｏ”でＩ１０チップ、“１″でメモリチップを
選択となり、８０８５Ａの場合とは逆になる。これらの
論理については、ＣＰＵのチップによって多少違いがあ
るが、考え方としては全て同じである。

発明の詳細 な説明したように、本発明によるアドレス割付回路によ
れば、配線変更しなくてもプログラマブルデコーダのプ
ログラムを変更するだけで、メモリアドレスを自由に割
り付けできかつメモリ容量の異なったメモリを共用でき
るため、基板アセンブリとして汎用化できることになる
。また、メモリ容量が同一チップ形状で２にバイト→４
にバイト、８にバイト→１６にバイト→３２にバイトと
技術進歩により容量の大きいメモリがどんどん製品化さ
れるが、本発明によれば、新しいメモリに対しても低コ
ストにて容易に対応できるのである。

なお、本発明によるアドレス割付回路は、プログラムで
きるアドレス割付回路としているいろな方面に応用でき
ることは勿論である。

【図面の簡単な説明】

第１図はアドレス回路の一例を示すブロック図、第２図
は第１図におけるメモリ素子Ｕ１〜Ｕ１６のメモリマツ
プを示す図、第３図は１０００番地のアドレス指定時に
おけるアドレスバス上のデータを示す図、第４図は第１
図におけるアドレスデコーダ機能表を示す図、第５図は
本発明の一実施例を示すブロック図、第６図は第５図を
具体化した回路図、第７図は本発明の他の実施例を示す
ブロック図である。 主要部分の符号の説明

Claims (1)

【特許請求の範囲】
1. 　アドレス入力端子に中央処理装置からデコードアドレ
   ス信号が供給される第１のアドレスデコーダと、アドレ
   ス入力端子の一部に前記中央処理装置からデコードアド
   レス信号が供給されかつ各々の複数のデコード出力端子
   に接続された複数のメモリ素子又は複数の入出力素子の
   うちのいずれか１つを選択する複数の第２のアドレスデ
   コーダとを備え、前記第１及び第２のアドレスデコーダ
   はプログラマブルデコーダからなり、前記第１アドレス
   デコーダのデコード出力ラインの一部はアドレスデータ
   バスとして前記複数の第２のアドレスデコーダのアドレ
   ス入力端子の残りの一部に共通接続され、前記デコード
   出力ラインの残りは各々チップ選択ラインとして前記複
   数の第２のアドレスデコーダのアドレス入力端子の残り
   に接続され、前記第２のアドレスデコーダのチップ選択
   入力端子には前記複数のメモリ素子又は複数の入出力素
   子を選択するための選択信号が供給されることを特徴と
   するアドレス割付回路。