JPH0232440A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0232440A JPH0232440A JP63181582A JP18158288A JPH0232440A JP H0232440 A JPH0232440 A JP H0232440A JP 63181582 A JP63181582 A JP 63181582A JP 18158288 A JP18158288 A JP 18158288A JP H0232440 A JPH0232440 A JP H0232440A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- control circuit
- memory control
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に係わり、特に処理装置に対する応答
アドレスエリアを変更できる記憶装置に関する。
アドレスエリアを変更できる記憶装置に関する。
従来、この種の記憶装置は、バスラインを介して処理装
置に接続されているのが一般的である。
置に接続されているのが一般的である。
かかる記憶装置は、パッケージ上に所定の書込可能メモ
リ等を設け、かかるパッケージを複数配設して構成され
ている。このような記憶装置は、処理装置からのアクセ
スに対して応答する場合、従来、次のようにしていた。
リ等を設け、かかるパッケージを複数配設して構成され
ている。このような記憶装置は、処理装置からのアクセ
スに対して応答する場合、従来、次のようにしていた。
すなわち、記憶装置を構成する複数のパッケージに対し
て処理装置からアクセスがあったときに、パッケージ側
では、どのアドレスエリアに対して応答するかを前もっ
てスロットにより決定するか、パッケージにスイッチを
設けてこのスイッチにより決定するようにしていた。
て処理装置からアクセスがあったときに、パッケージ側
では、どのアドレスエリアに対して応答するかを前もっ
てスロットにより決定するか、パッケージにスイッチを
設けてこのスイッチにより決定するようにしていた。
上述した従来の記憶装置によれば、処理装置からアクセ
スがあったときに、パッケージ側では、どのアドレスエ
リアに対して応答するかを前もってスロットにより決定
するか、パンケージにスイッチを設けてこのスイッチに
より決定していたため、次のような欠点があった。すな
わち、この記憶装置は、記憶装置を動作状態にした後に
、パッケージが応答できるアドレスエリアを変更するこ
とができないという欠点があった。
スがあったときに、パッケージ側では、どのアドレスエ
リアに対して応答するかを前もってスロットにより決定
するか、パンケージにスイッチを設けてこのスイッチに
より決定していたため、次のような欠点があった。すな
わち、この記憶装置は、記憶装置を動作状態にした後に
、パッケージが応答できるアドレスエリアを変更するこ
とができないという欠点があった。
本発明は上述した欠点を解決するためになされたもので
、動作中であっても応答アドレスエリアを変更できる記
憶装置を提供することを目的とする。
、動作中であっても応答アドレスエリアを変更できる記
憶装置を提供することを目的とする。
上記の目的を達成するために、本発明の記憶装置は、物
理的位置を示す物理アドレス信号、この物理アドレス信
号が出ているときに出力されるストローブ信号、メモリ
アドレス信号、およびデータ信号をそれぞれ伝送できる
バスラインによって処理装置に接続され、消去書込可能
ＲＯＭと、書込可能メモリと、消去書込可能ＲＯＭおよ
び書込可能メモリの動作を制御するメモリ制御回路とを
同一パッケージ上に設けている。このメモリ制御回路は
、物理アドレス信号とストローブ信号とにより自パッケ
ージがアクセスされたと認識したときにメモリアドレス
信号に基づいて消去書込可能ＲＯＭにデータ信号を書き
込み、物理アドレス信号に同期したストローブ信号が無
いときに消去書込可能ＲＯＭからの出力信号を基にパッ
ケージ内の書込可能メモリの書込・読出動作の可否を決
定する回路構成としたことを特徴とするものである。
理的位置を示す物理アドレス信号、この物理アドレス信
号が出ているときに出力されるストローブ信号、メモリ
アドレス信号、およびデータ信号をそれぞれ伝送できる
バスラインによって処理装置に接続され、消去書込可能
ＲＯＭと、書込可能メモリと、消去書込可能ＲＯＭおよ
び書込可能メモリの動作を制御するメモリ制御回路とを
同一パッケージ上に設けている。このメモリ制御回路は
、物理アドレス信号とストローブ信号とにより自パッケ
ージがアクセスされたと認識したときにメモリアドレス
信号に基づいて消去書込可能ＲＯＭにデータ信号を書き
込み、物理アドレス信号に同期したストローブ信号が無
いときに消去書込可能ＲＯＭからの出力信号を基にパッ
ケージ内の書込可能メモリの書込・読出動作の可否を決
定する回路構成としたことを特徴とするものである。
このように構成した本発明の記憶装置は、消去書込可能
ＲＯＭにアドレスエリアに関するデータ等を書き込み、
以後消去書込可能ＲＯＭから出力されるデータを基にこ
のパッケージがアクセス可能か否かをメモリ制御回路で
判定し、可能のときには書込可能メモリのアクセスを許
可するようにしたので、動作開始後であっても、自由に
アドレスエリアを変更することができる。
ＲＯＭにアドレスエリアに関するデータ等を書き込み、
以後消去書込可能ＲＯＭから出力されるデータを基にこ
のパッケージがアクセス可能か否かをメモリ制御回路で
判定し、可能のときには書込可能メモリのアクセスを許
可するようにしたので、動作開始後であっても、自由に
アドレスエリアを変更することができる。
次に、本発明について図面を参照して説明する。
第１図は本発明の記憶装置の実施例を示すブロック図で
ある。
ある。
第１図において、記憶装置２は、バスライン４を介して
中央処理装置６に接続されている。この記憶装置２は、
電気的消去書込可能ＲＯＭ （ＥＥＰＲＯＭ）２０と、
書込可能メモリ （ＲＡＭ）２１と、メモリ制御回路２
２とを一枚のパッケージ上に設けて構成されている。記
憶装置２において、ＥＥＰＲＯＭ２０およびＲＡＭ２１
は、メモリ制御回路２２に対して信号線２３および信号
線２４を介して接続されている。ＥＥＰＲＯＭ２０およ
びＲＡＭ２１はパッケージ内部のデータ線２５に、また
ＲＡＭ２１はパッケージ内のメモリアドレス線２６に、
それぞれ接続されている。
中央処理装置６に接続されている。この記憶装置２は、
電気的消去書込可能ＲＯＭ （ＥＥＰＲＯＭ）２０と、
書込可能メモリ （ＲＡＭ）２１と、メモリ制御回路２
２とを一枚のパッケージ上に設けて構成されている。記
憶装置２において、ＥＥＰＲＯＭ２０およびＲＡＭ２１
は、メモリ制御回路２２に対して信号線２３および信号
線２４を介して接続されている。ＥＥＰＲＯＭ２０およ
びＲＡＭ２１はパッケージ内部のデータ線２５に、また
ＲＡＭ２１はパッケージ内のメモリアドレス線２６に、
それぞれ接続されている。
バスライン４は、物理的位置を示す物理アドレス信号の
伝送用物理アドレス線４１と、この物理アドレス信号が
出ているときに出力されるストローブ信号伝送用ストロ
ーブ信号線４２と、上位メモリアドレス信号用の上位ア
ドレス線４３と、下位メモリアドレス信号用の下位アド
レス線４４と、データ信号用のデータ線４５と、記憶装
置２のメモリ制御回路２２の応答信号の伝送用応答信号
線４６とを設けている。バスライン４は、これらの線を
もって各信号を伝送しており、記憶装置２と中央処理装
置６とを接続している。
伝送用物理アドレス線４１と、この物理アドレス信号が
出ているときに出力されるストローブ信号伝送用ストロ
ーブ信号線４２と、上位メモリアドレス信号用の上位ア
ドレス線４３と、下位メモリアドレス信号用の下位アド
レス線４４と、データ信号用のデータ線４５と、記憶装
置２のメモリ制御回路２２の応答信号の伝送用応答信号
線４６とを設けている。バスライン４は、これらの線を
もって各信号を伝送しており、記憶装置２と中央処理装
置６とを接続している。
バスライン４の物理アドレス線４１、ストローブ信号線
４２、応答信号線４６は、記憶装置２のメモリ制御回路
２２に接続されている。バスライン４の上位アドレス線
４３は、記憶装置２のＥＥＰＲＯＭ２０に接続されてい
る。前記バスライン４の下位アドレス線４４は、記憶装
置２のパッケージ内のメモリアドレス線２６に接続され
ている。またバスライン４のデータ線４５は、記憶装置
２のパッケージ内部のデータ線２５に接続されている。
４２、応答信号線４６は、記憶装置２のメモリ制御回路
２２に接続されている。バスライン４の上位アドレス線
４３は、記憶装置２のＥＥＰＲＯＭ２０に接続されてい
る。前記バスライン４の下位アドレス線４４は、記憶装
置２のパッケージ内のメモリアドレス線２６に接続され
ている。またバスライン４のデータ線４５は、記憶装置
２のパッケージ内部のデータ線２５に接続されている。
また、記憶装置２において、メモリ制御回路２２は、バ
スライン４の物理アドレス線４１を介して送られてきた
物理アドレス信号とストローブ信号線４２を介して送ら
れてきたストローブ信号と１こより自パッケージがアク
セスされたとＳ２識したときに、パッケージ内のメモリ
アドレス線２６のメモリアドレス信号に基づいてＥＥＰ
ＲＯＭ２０にパッケージ内部のデータ線２５のデータ信
号を書き込むようになっている。また、メモリ制御回路
２２は、物理アドレス線４１上の物理アドレス信号に同
期したストローブ信号線４２上のストローブ信号が無い
ときにＥＥＰＲＯＭ２０からの出力信号を基にＲＡＭ２
１への書込・読出動作の可否を決定するように構成され
ている。
スライン４の物理アドレス線４１を介して送られてきた
物理アドレス信号とストローブ信号線４２を介して送ら
れてきたストローブ信号と１こより自パッケージがアク
セスされたとＳ２識したときに、パッケージ内のメモリ
アドレス線２６のメモリアドレス信号に基づいてＥＥＰ
ＲＯＭ２０にパッケージ内部のデータ線２５のデータ信
号を書き込むようになっている。また、メモリ制御回路
２２は、物理アドレス線４１上の物理アドレス信号に同
期したストローブ信号線４２上のストローブ信号が無い
ときにＥＥＰＲＯＭ２０からの出力信号を基にＲＡＭ２
１への書込・読出動作の可否を決定するように構成され
ている。
次に、このように構成された実施例の動作を説明する。
中央処理装置６は、バスライン４の物理アドレス線４１
に物理アドレス信号を送出すると共に、ストローブ信号
線４２にストローブ信号を送出する。すると、記憶装置
２のメモリ制御回路２２は、ＥＥＰＲＯＭ２０を、書き
換え動作であると認識することになる。従って、メモリ
制御回路２２は、ＥＥＰＲＯＭ２０を書込モードにする
と共に、書込ストローブ信号を出力する。このストロー
ブ信号が出力されることにより、ＥＥＰＲＯＭ２０は、
中央処理装置６から上位アドレス線４３を介して与えら
れている上位メモリアドレス信号を基に、パッケージ内
部のデータ線２５上のデータを書き込む。このようにバ
スライン４のストローブ信号線４２にストローブ信号が
入力される度に、ＥＥＰＲＯＭ２０の内容は書き換えら
れる。
に物理アドレス信号を送出すると共に、ストローブ信号
線４２にストローブ信号を送出する。すると、記憶装置
２のメモリ制御回路２２は、ＥＥＰＲＯＭ２０を、書き
換え動作であると認識することになる。従って、メモリ
制御回路２２は、ＥＥＰＲＯＭ２０を書込モードにする
と共に、書込ストローブ信号を出力する。このストロー
ブ信号が出力されることにより、ＥＥＰＲＯＭ２０は、
中央処理装置６から上位アドレス線４３を介して与えら
れている上位メモリアドレス信号を基に、パッケージ内
部のデータ線２５上のデータを書き込む。このようにバ
スライン４のストローブ信号線４２にストローブ信号が
入力される度に、ＥＥＰＲＯＭ２０の内容は書き換えら
れる。
一方、バスライン４のストローブ信号線４２を非駆動状
態にすると、記憶装置２のメモリ制御回路２２は、ＥＥ
ＰＲＯＭ２０を読み出し状態に変更する。また、ＥＥＰ
ＲＯＭ２０には、中央処理袋Ｗ６から上位アドレス線４
３を介して上位アドレスが入力される。これにより、Ｅ
ＥＰＲＯＭ２０からは、この上位アドレスに応じて上述
の如く書き込まれたデータがメモリ制御回路２２に供給
されることになる。メモリ制御回路２２は、人力された
このデータを判定し、アクセス可能なメモリエリアであ
る場合は、応答信号線４６を介して応答信号を中央処理
装置６に与える。同時に、メモリ制御回路２２は、ＲＡ
Ｍ２１に信号線２４を介して選択信号を出力してアクセ
ス可能な状態にする。
態にすると、記憶装置２のメモリ制御回路２２は、ＥＥ
ＰＲＯＭ２０を読み出し状態に変更する。また、ＥＥＰ
ＲＯＭ２０には、中央処理袋Ｗ６から上位アドレス線４
３を介して上位アドレスが入力される。これにより、Ｅ
ＥＰＲＯＭ２０からは、この上位アドレスに応じて上述
の如く書き込まれたデータがメモリ制御回路２２に供給
されることになる。メモリ制御回路２２は、人力された
このデータを判定し、アクセス可能なメモリエリアであ
る場合は、応答信号線４６を介して応答信号を中央処理
装置６に与える。同時に、メモリ制御回路２２は、ＲＡ
Ｍ２１に信号線２４を介して選択信号を出力してアクセ
ス可能な状態にする。
他方、バスライン４のストローブ信号線４２が非駆動状
態にされており、記憶装置２のメモリ制御回路２２によ
り、ＥＥＰＲＯＭ２０が読み出し状態に変更されている
ものとする。また、ＥＥＰＲＯＭ２０には、中央処理装
置６から上位アドレス線４３を介して上位アドレスが入
力されているものとする。これにより、ＥＥＰＲＯＭ２
０からは、この上位アドレスに応じて上述の如く書き込
まれたデータがメモリ制御回路２２に供給されることに
なる。メモリ制御回路２２は、人力されたこのデータを
判定し、アクセス不可能なメモリエリアであると判定し
た場合は、中央処理装置６に応答信号を与えず、しかも
ＲＡＭ２１に選択信号を出力せずに、動作を終了する。
態にされており、記憶装置２のメモリ制御回路２２によ
り、ＥＥＰＲＯＭ２０が読み出し状態に変更されている
ものとする。また、ＥＥＰＲＯＭ２０には、中央処理装
置６から上位アドレス線４３を介して上位アドレスが入
力されているものとする。これにより、ＥＥＰＲＯＭ２
０からは、この上位アドレスに応じて上述の如く書き込
まれたデータがメモリ制御回路２２に供給されることに
なる。メモリ制御回路２２は、人力されたこのデータを
判定し、アクセス不可能なメモリエリアであると判定し
た場合は、中央処理装置６に応答信号を与えず、しかも
ＲＡＭ２１に選択信号を出力せずに、動作を終了する。
このように本発明の記憶装置２によれば、電源投入後で
動作状態にあるときでも、ＥＥＰＲＯＭ２０に所定のデ
ータを書き込み、この書き込まれたデータを基にメモリ
制御回路２２がアクセス可能エリアか否かを判定し、Ｒ
ＡＭ２１への書き込み・読み出しを可能としたので、応
答アドレスエリアを変更することができる。
動作状態にあるときでも、ＥＥＰＲＯＭ２０に所定のデ
ータを書き込み、この書き込まれたデータを基にメモリ
制御回路２２がアクセス可能エリアか否かを判定し、Ｒ
ＡＭ２１への書き込み・読み出しを可能としたので、応
答アドレスエリアを変更することができる。
以上説明したように本発明は、消去書込可能ＲＯＭにア
ドレスエリアに関するデータ等を書き込み、以後消去書
込可能ＲＯＭから出力されるデータを基にこのパッケー
ジ力でアクセス可能か否かをメモリ制御回路で判定し、
可能のときには書込可能メモリのアクセスを許可するよ
うにしたので、動作開始後であっても、自由にアドレス
エリアを変更することができるという効果がある。
ドレスエリアに関するデータ等を書き込み、以後消去書
込可能ＲＯＭから出力されるデータを基にこのパッケー
ジ力でアクセス可能か否かをメモリ制御回路で判定し、
可能のときには書込可能メモリのアクセスを許可するよ
うにしたので、動作開始後であっても、自由にアドレス
エリアを変更することができるという効果がある。
第１図は本発明の実施例を示すブロック図である。
２・・・・・・記憶装置、４・・・・・・バスライン、
６・・・・・・中央処理装置、 ２０・・・・・・ＥＥＰＲＯＭ （消去書込可能ＲＯＭ
）、２１・・・・・・ＲＡＭ（書込可能メモリ）、２・
・・・・・メモリ制御回路。 出 代 願 理 人 人 日本電気株式会社
６・・・・・・中央処理装置、 ２０・・・・・・ＥＥＰＲＯＭ （消去書込可能ＲＯＭ
）、２１・・・・・・ＲＡＭ（書込可能メモリ）、２・
・・・・・メモリ制御回路。 出 代 願 理 人 人 日本電気株式会社
Claims (1)
- 物理的位置を示す物理アドレス信号、この物理アドレス
信号が出ているときに出力されるストローブ信号、メモ
リアドレス信号、およびデータ信号をそれぞれ伝送でき
るバスラインによって処理装置に接続され、消去書込可
能ＲＯＭと、書込可能メモリと、前記消去書込可能ＲＯ
Ｍおよび書込可能メモリの動作を制御するメモリ制御回
路とを同一パッケージ上に設け、前記メモリ制御回路は
、物理アドレス信号とストローブ信号とにより自パッケ
ージがアクセスされたと認識したときに前記メモリアド
レス信号に基づいて前記消去書込可能ＲＯＭにデータ信
号を書き込み、前記物理アドレス信号に同期したストロ
ーブ信号が無いときに前記消去書込可能ＲＯＭからの出
力信号を基にパッケージ内の書込可能メモリの書込・読
出動作の可否を決定する回路構成としたことを特徴とす
る記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181582A JPH0232440A (ja) | 1988-07-22 | 1988-07-22 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181582A JPH0232440A (ja) | 1988-07-22 | 1988-07-22 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0232440A true JPH0232440A (ja) | 1990-02-02 |
Family
ID=16103326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63181582A Pending JPH0232440A (ja) | 1988-07-22 | 1988-07-22 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0232440A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003019166A (ja) * | 2001-07-11 | 2003-01-21 | Masashi Oishi | ボールを駆動輪とする電動車両 |
| KR100448492B1 (ko) * | 2001-09-15 | 2004-09-13 | 기아자동차주식회사 | 차량 시트 위치조절장치 |
-
1988
- 1988-07-22 JP JP63181582A patent/JPH0232440A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003019166A (ja) * | 2001-07-11 | 2003-01-21 | Masashi Oishi | ボールを駆動輪とする電動車両 |
| KR100448492B1 (ko) * | 2001-09-15 | 2004-09-13 | 기아자동차주식회사 | 차량 시트 위치조절장치 |
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