JPS62168248A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS62168248A JPS62168248A JP61010447A JP1044786A JPS62168248A JP S62168248 A JPS62168248 A JP S62168248A JP 61010447 A JP61010447 A JP 61010447A JP 1044786 A JP1044786 A JP 1044786A JP S62168248 A JPS62168248 A JP S62168248A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- chip
- selector
- capacity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims abstract description 6
- 238000013507 mapping Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ装置に関する。
従来のメモリ装置においては、メモリカードに複数のメ
モリチップが実装され、メモリカードインターフェイス
側でチップを選択するチップセレクト信号を発生するこ
とにより対応するチップへのアクセスを行っている。
モリチップが実装され、メモリカードインターフェイス
側でチップを選択するチップセレクト信号を発生するこ
とにより対応するチップへのアクセスを行っている。
上述した従来のメモリ装置は、メモリカードの記憶容量
が固定されたものであれば問題を生じないが、各メモリ
チップの記憶容量が大きくなった珈合には、メモリのマ
ツピングが異なってくるため、記憶容量に応じてチップ
選択の制御を変えなない。
が固定されたものであれば問題を生じないが、各メモリ
チップの記憶容量が大きくなった珈合には、メモリのマ
ツピングが異なってくるため、記憶容量に応じてチップ
選択の制御を変えなない。
本発明の装置は、それぞれチップ選択信号とアドレス信
号とに応答して該アドレス信号に対応する記憶製蓋にア
クセスが行われる複数のメモリチ、プと、前記アドレス
信号の一部と前記メモリチ、プの容量に対応する情報と
に応答して前記複数のメモリチップのうちの１つを選択
する前記チップ選択信号を生成するチップ選択手段とか
ら構成される。
号とに応答して該アドレス信号に対応する記憶製蓋にア
クセスが行われる複数のメモリチ、プと、前記アドレス
信号の一部と前記メモリチ、プの容量に対応する情報と
に応答して前記複数のメモリチップのうちの１つを選択
する前記チップ選択信号を生成するチップ選択手段とか
ら構成される。
次に本発明について図面を参照して詳細に説明する。
図を参照すると、本発明の一実施例は、マルチプレクサ
−１、セレクタ２およびフリップフロップ３を搭載した
インタフェース部６と、４つのメモリチップ４１〜４４
を搭載したメモリカード４とから構成される。１７本の
アドレス信号線ＡＯ〜Ａ１６からなるアドレス信号線群
５のうちの信号線Ａ１３．Ａ１５．Ａ１４およびＡ１６
はそれぞれマルチプレクサの入力端子ＡＩ、Ａ２．Ｂｌ
およびＢ２に接続される。信号線入０〜ＡＩ４はインタ
フェース部６の出力部７に接続される。
−１、セレクタ２およびフリップフロップ３を搭載した
インタフェース部６と、４つのメモリチップ４１〜４４
を搭載したメモリカード４とから構成される。１７本の
アドレス信号線ＡＯ〜Ａ１６からなるアドレス信号線群
５のうちの信号線Ａ１３．Ａ１５．Ａ１４およびＡ１６
はそれぞれマルチプレクサの入力端子ＡＩ、Ａ２．Ｂｌ
およびＢ２に接続される。信号線入０〜ＡＩ４はインタ
フェース部６の出力部７に接続される。
まず、それぞれ８にバイトのメモリチップ４１〜４４で
３２にバイトのメモリカードを構成した場合を考える。
３２にバイトのメモリカードを構成した場合を考える。
このときには、信号線ＡＯ〜Ａ１２を介してバイトアド
レス信号が各チップ ４１〜４４に供給される。さらに
、フリップフロ、プ３の出力Ｑを予め論理“０１に設定
してマルチプレクサ１の選択端子Ｓに供給しておく。マ
ルチプレクサ１は、選択端子Ｓに入力される信号が論理
間０”であるときには入力端子Ａ１およびＢ１に入力さ
れる２つの信号（信号線Ａ１３およびＡ１４の信号）を
セレクタ２に与え、この２つの信号の状態によシどれか
１つのメモリチップを選択するチップセレクト信号Ｃ８
をセレクタ２は生成する。
レス信号が各チップ ４１〜４４に供給される。さらに
、フリップフロ、プ３の出力Ｑを予め論理“０１に設定
してマルチプレクサ１の選択端子Ｓに供給しておく。マ
ルチプレクサ１は、選択端子Ｓに入力される信号が論理
間０”であるときには入力端子Ａ１およびＢ１に入力さ
れる２つの信号（信号線Ａ１３およびＡ１４の信号）を
セレクタ２に与え、この２つの信号の状態によシどれか
１つのメモリチップを選択するチップセレクト信号Ｃ８
をセレクタ２は生成する。
このようにして、チップセレクト信号により選択された
メモリチップ内の信号線ＡＯ〜Ａ１２で示されるパイア
ドレスに対応する記憶位置の内容がデータバス（８ビツ
ト）８を介してインタフェース部６に与えられる。
メモリチップ内の信号線ＡＯ〜Ａ１２で示されるパイア
ドレスに対応する記憶位置の内容がデータバス（８ビツ
ト）８を介してインタフェース部６に与えられる。
次に、それぞれ３２にバイトのメモリチップ４１〜４４
で１２８にバイトのメモリカード４を構成した場合を考
える。この場合には、アリツブフロップ３の出力Ｑは論
理＠１ｍに予め設定される。
で１２８にバイトのメモリカード４を構成した場合を考
える。この場合には、アリツブフロップ３の出力Ｑは論
理＠１ｍに予め設定される。
これに応答して、マルチプレクサ１はその入力端子Ａ２
およびＢ２に与えられる信号（信号線１５および１６の
信号）をセレクタ２に与える。以後は、上述の３２にバ
イトのメモリカードの場合と同様にメモリチップへのア
クセスが行なわれる。
およびＢ２に与えられる信号（信号線１５および１６の
信号）をセレクタ２に与える。以後は、上述の３２にバ
イトのメモリカードの場合と同様にメモリチップへのア
クセスが行なわれる。
なお、本実施例においては、各チップに対する書込み動
作および読出し動作を指示する信号等は本発明とは直接
関係しないので省略した。
作および読出し動作を指示する信号等は本発明とは直接
関係しないので省略した。
また、メモリカードの容量に応じたフリップフロップ３
の設定は次のようにして自動的に設定することもできる
。すなわち、メモリカードの先頭アドレスに切換のため
の切換情報を記憶させておき、メモリカードを使用する
にあたって、最初にこの情報をインタフェース部６に読
み出し、この切換情報に応じてフリップフロップ３を設
定するよう制御すればよい。この場合、メモリカードの
先頭アドレスはメモリカード上の特定のメモリチップ内
の特定の記憶位置に対応するよう構成する必要がある。
の設定は次のようにして自動的に設定することもできる
。すなわち、メモリカードの先頭アドレスに切換のため
の切換情報を記憶させておき、メモリカードを使用する
にあたって、最初にこの情報をインタフェース部６に読
み出し、この切換情報に応じてフリップフロップ３を設
定するよう制御すればよい。この場合、メモリカードの
先頭アドレスはメモリカード上の特定のメモリチップ内
の特定の記憶位置に対応するよう構成する必要がある。
以上、本発明には、記憶容量の異なる各種のメモリカー
ドへのアクセスを容易に達成できるという効果がある。
ドへのアクセスを容易に達成できるという効果がある。
図は本発明の一実施例を示す回路図であり、１・・・・
・・マルチプレクサ、２・・・・・・セレクタ、３・・
・・・・フリ、プフロ、プ、４・・・・・・メモリカー
ド、５・・・・・・アドレス信号線群、６・・・・・・
インタフェース部、７・・・出力部、８・・・・・・デ
ータバス、４１〜４４・・・・・・メモリチップ
・・マルチプレクサ、２・・・・・・セレクタ、３・・
・・・・フリ、プフロ、プ、４・・・・・・メモリカー
ド、５・・・・・・アドレス信号線群、６・・・・・・
インタフェース部、７・・・出力部、８・・・・・・デ
ータバス、４１〜４４・・・・・・メモリチップ
Claims (1)
- 【特許請求の範囲】 それぞれチップ選択信号とアドレス信号とに応答して該
アドレス信号に対応する記憶位置にアクセスが行われる
複数のメモリチップと、 前記アドレス信号の一部と前記メモリチップの容量に対
応する情報とに応答して前記複数のメモリチップのうち
の１つを選択する前記チップ選択信号を生成するチップ
選択手段とから構成したことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010447A JPS62168248A (ja) | 1986-01-20 | 1986-01-20 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010447A JPS62168248A (ja) | 1986-01-20 | 1986-01-20 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62168248A true JPS62168248A (ja) | 1987-07-24 |
Family
ID=11750399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61010447A Pending JPS62168248A (ja) | 1986-01-20 | 1986-01-20 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62168248A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137349A (ja) * | 1987-11-16 | 1989-05-30 | Internatl Business Mach Corp <Ibm> | 記憶アドレス変換システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55101178A (en) * | 1979-01-25 | 1980-08-01 | Nec Corp | Memory unit |
| JPS55150180A (en) * | 1979-05-11 | 1980-11-21 | Nec Corp | Information decoder |
| JPS5713561A (en) * | 1980-06-27 | 1982-01-23 | Hitachi Ltd | Memory device |
-
1986
- 1986-01-20 JP JP61010447A patent/JPS62168248A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55101178A (en) * | 1979-01-25 | 1980-08-01 | Nec Corp | Memory unit |
| JPS55150180A (en) * | 1979-05-11 | 1980-11-21 | Nec Corp | Information decoder |
| JPS5713561A (en) * | 1980-06-27 | 1982-01-23 | Hitachi Ltd | Memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137349A (ja) * | 1987-11-16 | 1989-05-30 | Internatl Business Mach Corp <Ibm> | 記憶アドレス変換システム |
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