JPS59144962A - 記憶制御装置 - Google Patents
記憶制御装置Info
- Publication number
- JPS59144962A JPS59144962A JP1726183A JP1726183A JPS59144962A JP S59144962 A JPS59144962 A JP S59144962A JP 1726183 A JP1726183 A JP 1726183A JP 1726183 A JP1726183 A JP 1726183A JP S59144962 A JPS59144962 A JP S59144962A
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- JP
- Japan
- Prior art keywords
- control
- address
- storage device
- data
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報処理装置に使用するｄ１シ憶制御装置に関
する。
する。
（従来技術）
従来から通常の情報処理装置においてはデータを格納す
るための記憶装置を有しているが、これらの記憶装置の
アドレス空間は通常連続しており、同一の記憶制御装置
に対しては一つのアドレス空間が割当てて定義され、同
一のアドレス空間に対して記憶装置は唯一つだけ定義さ
れている。記憶装置を構成するメモリチップの集Ｍ度が
向上し、高密度化されるにともない、記憶装置を構成す
るパッケージの内部にメモリチップを大量に搭載するこ
とが可能となるが、メモリチップのうちで一つでも故障
が発生すると、パッケージを交換するか、あるいは故障
パッケージのアドレス空間を除去して他のパッケージに
故障パッケージのアドレス空間を再定義する必要があっ
た。このため、故障パッケージと同一のパッケージを別
途準備する々す、あるいはソフトウェア寸たはファーム
ウェアにより連続したアドレス空間を再定義するための
制御が必要になるという欠点があった。
るための記憶装置を有しているが、これらの記憶装置の
アドレス空間は通常連続しており、同一の記憶制御装置
に対しては一つのアドレス空間が割当てて定義され、同
一のアドレス空間に対して記憶装置は唯一つだけ定義さ
れている。記憶装置を構成するメモリチップの集Ｍ度が
向上し、高密度化されるにともない、記憶装置を構成す
るパッケージの内部にメモリチップを大量に搭載するこ
とが可能となるが、メモリチップのうちで一つでも故障
が発生すると、パッケージを交換するか、あるいは故障
パッケージのアドレス空間を除去して他のパッケージに
故障パッケージのアドレス空間を再定義する必要があっ
た。このため、故障パッケージと同一のパッケージを別
途準備する々す、あるいはソフトウェア寸たはファーム
ウェアにより連続したアドレス空間を再定義するための
制御が必要になるという欠点があった。
（発明の目的）
本発明の目的は、同一のアドレス空間を有する複数の記
憶装置メモリボードに対して制御側からアドレスを選択
することにより任意の記憶装置メモリボードにデータを
書込むが、あるいは上記任意のメモリボードからデータ
を読出すかを決定すルコとにより上記欠点を除去し、配
憶装置側にボードイネーブル手段を設けなくても配憶制
御を確実に行うことができる記憶制御装置を提供するこ
とにある。
憶装置メモリボードに対して制御側からアドレスを選択
することにより任意の記憶装置メモリボードにデータを
書込むが、あるいは上記任意のメモリボードからデータ
を読出すかを決定すルコとにより上記欠点を除去し、配
憶装置側にボードイネーブル手段を設けなくても配憶制
御を確実に行うことができる記憶制御装置を提供するこ
とにある。
（発明のＭＩ！成）
本発明の配儒制御装置Ｉ′ｉ書込み制御部と、読出し制
御部と、データ制御部と、アドレス制御部と。
御部と、データ制御部と、アドレス制御部と。
選択保持手段と、統括制御部とを具備したものである。
書込み制御部は、同一のアドレス空間を有する複数の記
憶装置メモリボードの一つにデータの書込みを行うだめ
のものである。
憶装置メモリボードの一つにデータの書込みを行うだめ
のものである。
読出し制御部は、同一のアト１／ス空間を有する複数の
記憶装置メモリボードの一つからデ タの読出しを行う
ためのものである。
記憶装置メモリボードの一つからデ タの読出しを行う
ためのものである。
データ制御部は書込みと読出しとに際して行われるデー
タの転送を制御し、アト１／ス制御部は同様に書込み／
読出し動作のアドレスを制御するものである。
タの転送を制御し、アト１／ス制御部は同様に書込み／
読出し動作のアドレスを制御するものである。
選択保持手段は、複数の記憶装置メモリボードの一つを
選択するだめの１個以上のフリップフロップと複数個の
ＡＮＤゲートとから成立つものである。
選択するだめの１個以上のフリップフロップと複数個の
ＡＮＤゲートとから成立つものである。
統括制御部は上記各制御部と上記選択保持手段とを制御
するためのものである。
するためのものである。
（実施例）
次に本発明について図面を参照して詳細に説明する。
第】図は本発明による記憶制御装置を外部の記憶装置と
関連づけて示した一実施例のブロック図である。第１図
において、１は本発明による記憶制御装置、２は外部の
記憶装置、３は記憶制御装置１における中心部を成す統
括制御部、４はアドレス制御部、５はフリップフロップ
、６ Ｆｉ州込み制御部、７は読出し制御部、８けデー
タ制御部、９は第１のＡＮＤゲート、１０け第２のＡＮ
Ｄゲート、１１Ｖｉ第１のメモリボード、１２は第２の
メモリボードである。
関連づけて示した一実施例のブロック図である。第１図
において、１は本発明による記憶制御装置、２は外部の
記憶装置、３は記憶制御装置１における中心部を成す統
括制御部、４はアドレス制御部、５はフリップフロップ
、６ Ｆｉ州込み制御部、７は読出し制御部、８けデー
タ制御部、９は第１のＡＮＤゲート、１０け第２のＡＮ
Ｄゲート、１１Ｖｉ第１のメモリボード、１２は第２の
メモリボードである。
第１図に於いて、記憶制御装置１はメモリインターフェ
ース用の信号線１０１〜１０５を介し、記憶装置２に対
して接続してあり、記憶制御装置１目統括制御部３と、
第１および第２のアドレス信号線１０１．１０５を制御
するだめのアドレス制御部４と、データ信号線１０４を
制御するためのデータ制御部８と、ライトイネーブル信
号線１０２を制御するための書込み制御部６と、リード
イネーブル信号線１０３を制御するだめの読出し制御部
７と、記憶装置２の内部で第１または第２のメモリボー
ド１１，１２を選択するだめのフリップフロップ５と、
第１および第２のＡＮＤゲ−４９、１０とから成立つ。
ース用の信号線１０１〜１０５を介し、記憶装置２に対
して接続してあり、記憶制御装置１目統括制御部３と、
第１および第２のアドレス信号線１０１．１０５を制御
するだめのアドレス制御部４と、データ信号線１０４を
制御するためのデータ制御部８と、ライトイネーブル信
号線１０２を制御するための書込み制御部６と、リード
イネーブル信号線１０３を制御するだめの読出し制御部
７と、記憶装置２の内部で第１または第２のメモリボー
ド１１，１２を選択するだめのフリップフロップ５と、
第１および第２のＡＮＤゲ−４９、１０とから成立つ。
第１のアドレス信号線１０１の状態はアドレス制御部４
の出力とフリップフロップ５の論理値１の側の出力との
論理積により決定され、この論理積は第１のＡＮＤゲー
ト９から出力される。第２のアドレス信号線 −
１０５の状態はアドレス制御部４の出力とフリップフロ
ップ５の論理値０の側の出力との論理積により決定され
、この論理積は第２のＡＮＤゲート１０から出力される
、 次に、第１図にもとづいて動作の詳細を説明する。記憶
装置２に対してデータを」込むときには、統括制御部３
ではあらかじめ第１のメモリボード１１に書込むか、あ
るいは氾２のメモリボード１２に書込むかを決定するた
め、フリップフロップ５をセットするか、あるいはリセ
ットする。フリップフロップ５がセット−ｇれている場
合には第１のメモリボード１１がイネーブルされるが、
フリップフロップ５がリセットされている場合には第２
のメモリボード１２がイネーブルされる。次に１統括制
御部３の制御のもとてアドレス制御部４により第１また
は第２のメモリボード１１゜１２の内部のアドレスをセ
ットし、データ制御部に書込みデータをセットして動作
させ、第１のアド１／ス信号線１０１、または第２のア
ドレス信号線１０５上にアトｌメス情報をのせると共に
、データ信号線１０４上にデータをのせ、ライトイネー
ブル信号線１０２をアクティブにして、第１寸たけ第２
のメモリボード１１，１２にデータを礪込む。
の出力とフリップフロップ５の論理値１の側の出力との
論理積により決定され、この論理積は第１のＡＮＤゲー
ト９から出力される。第２のアドレス信号線 −
１０５の状態はアドレス制御部４の出力とフリップフロ
ップ５の論理値０の側の出力との論理積により決定され
、この論理積は第２のＡＮＤゲート１０から出力される
、 次に、第１図にもとづいて動作の詳細を説明する。記憶
装置２に対してデータを」込むときには、統括制御部３
ではあらかじめ第１のメモリボード１１に書込むか、あ
るいは氾２のメモリボード１２に書込むかを決定するた
め、フリップフロップ５をセットするか、あるいはリセ
ットする。フリップフロップ５がセット−ｇれている場
合には第１のメモリボード１１がイネーブルされるが、
フリップフロップ５がリセットされている場合には第２
のメモリボード１２がイネーブルされる。次に１統括制
御部３の制御のもとてアドレス制御部４により第１また
は第２のメモリボード１１゜１２の内部のアドレスをセ
ットし、データ制御部に書込みデータをセットして動作
させ、第１のアド１／ス信号線１０１、または第２のア
ドレス信号線１０５上にアトｌメス情報をのせると共に
、データ信号線１０４上にデータをのせ、ライトイネー
ブル信号線１０２をアクティブにして、第１寸たけ第２
のメモリボード１１，１２にデータを礪込む。
次に、読出し動作においては、統括制御部３の制御のも
とに読出しアト１／スをアドレス制御部４にセットし、
書込み動作時にセットされたフリップフロップ５の状態
にもとづき読出し制御部７を制御して、第１’）たは第
２のアドレス信号線１０１．１０５上にアドレス情報を
のせ、リードイネーブル信号線１０３をアクティブにし
、第１または第２のメモリボード１１，１２から読出し
データをデータ信号線を介してデータ制御部８に取込む
。
とに読出しアト１／スをアドレス制御部４にセットし、
書込み動作時にセットされたフリップフロップ５の状態
にもとづき読出し制御部７を制御して、第１’）たは第
２のアドレス信号線１０１．１０５上にアドレス情報を
のせ、リードイネーブル信号線１０３をアクティブにし
、第１または第２のメモリボード１１，１２から読出し
データをデータ信号線を介してデータ制御部８に取込む
。
（発明の効果）
本発明は以上説明したように、同一のアドレス空間を有
する複数の記憶装置メモリボードに対して制御側からア
ドレスを選択して任意の記憶装置メモリボードにデータ
を引込むか、あるいは上記任意のメモリボードからデー
タを読出すかを決定することＫより、記憶装置側にボー
トイネーブル手段を設けなくても記憶制御を硫実に行
うことができ、構成が簡易化烙れると共に経済性が向上
するという特徴がある。
する複数の記憶装置メモリボードに対して制御側からア
ドレスを選択して任意の記憶装置メモリボードにデータ
を引込むか、あるいは上記任意のメモリボードからデー
タを読出すかを決定することＫより、記憶装置側にボー
トイネーブル手段を設けなくても記憶制御を硫実に行
うことができ、構成が簡易化烙れると共に経済性が向上
するという特徴がある。
第１図は本発明による記憶制御装置の一実施例を記憶装
置と共に説明したブロック図である１、１・・・記憶制
御装置 ２・・・記憶装置 ３・・・統括制御部 ４・・・アドレス制御部 ５・−骨フリップフロップ ６・・・書込み制御部 ７・・・読出し制御部 ８・・拳データ制御部 ９．１０・・・Ａ Ｎ Ｄゲート １１．１２−・・メモリボード
置と共に説明したブロック図である１、１・・・記憶制
御装置 ２・・・記憶装置 ３・・・統括制御部 ４・・・アドレス制御部 ５・−骨フリップフロップ ６・・・書込み制御部 ７・・・読出し制御部 ８・・拳データ制御部 ９．１０・・・Ａ Ｎ Ｄゲート １１．１２−・・メモリボード
Claims (1)
- 同一のアドレス空間を有する複数の記憶装置メモリポー
ドの一つにデータの書込みを行うだめの書込み制御部と
、前記同一のアドレス空間を有する複数の記憶装置メモ
リボードの一つからデータの読出しを行うだめの読出し
制御部と、前記書込みと前記読出しとに際して行われる
データの転送を制御するためのデータ制御部と、＠記■
込みと前記読出しとに際して使用されるアト１／スを制
御するためのアドレス制御部と、前記複数の記憶装置メ
モリボードの一つを選択するための１個以上の２リツプ
フロツプと複数個のＡＮＤゲートから成る選択保持手段
と、前記各制御部と前記選択保持手段とを制御するだめ
の統括制御部とを具備したことを特徴とする記憶制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1726183A JPS59144962A (ja) | 1983-02-04 | 1983-02-04 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1726183A JPS59144962A (ja) | 1983-02-04 | 1983-02-04 | 記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59144962A true JPS59144962A (ja) | 1984-08-20 |
Family
ID=11939020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1726183A Pending JPS59144962A (ja) | 1983-02-04 | 1983-02-04 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144962A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161559A (ja) * | 1985-01-10 | 1986-07-22 | Nec Corp | マイクロコンピユ−タ |
| JPH01311753A (ja) * | 1988-06-10 | 1989-12-15 | Matsushita Graphic Commun Syst Inc | 画像通信装置 |
| JPH03254499A (ja) * | 1990-03-05 | 1991-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1983
- 1983-02-04 JP JP1726183A patent/JPS59144962A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161559A (ja) * | 1985-01-10 | 1986-07-22 | Nec Corp | マイクロコンピユ−タ |
| JPH01311753A (ja) * | 1988-06-10 | 1989-12-15 | Matsushita Graphic Commun Syst Inc | 画像通信装置 |
| JPH03254499A (ja) * | 1990-03-05 | 1991-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
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