JP2560053B2 - 裁定回路 - Google Patents

Description

【発明の詳細な説明】 ［概要］ 複数の要求信号が同時に与えられた時に優先信号に基
づいていずれか１つの要求信号に対応する応答信号を出
力する裁定回路（Arbitration回路）に関し、 回路量を増加させずに要求信号を追加できることを目
的とし、 複数の優先信号及び要求信号をアドレスビットとして
入力すると共に、このアドレスビットで指定されるアド
レスに優先信号及び要求信号に基づいて特定の応答信号
を出力するデータを格納したROMを設ける。

［産業上の利用分野］ 本発明は、複数の要求信号が同時に与えられた時に優
先信号に基づいていずれか１つの要求信号に対応する応
答信号を出力する裁定回路（Arbitration回路）に関す
る。

複数の上位装置を１つのメモリユニットに共通接続し
たシステムにあっては、複数の上位装置から同時にメモ
リアクセスが行なわれたときに、いずれか一方の上位位
置によるメモリアクセスのみを有効にするため、メモリ
ユニット側に裁定回路（Arbitration回路）を設けてい
る。

［従来の技術］ 第４図は従来の裁定回路の使用例を示した説明図であ
る。

第４図において、20は上位インタフェースを介して複
数の上位装置が共通接続されるメモリユニットであり、
ポート14A又はポート14Bを介してメモリ16を上位インタ
フェースに接続している。

ポート14Aと14Bにより同時にメモリアクセスの要求信
号REQ−０及びREQ−１を受けた時には、裁定回路18によ
ってポート14Aを有効とする応答信号（Acknowlege信
号）ACK−０又はポート14Bを有効とする応答信号ACK−
１を出力し、いずれか一方のポートを有効としてメモリ
16のアクセスを行なわせる。

第５図は第４図に示した従来の裁定回路18の構成図で
ある。

第５図において、12は優先順位変更回路であり、応答
信号ACK−０又はACK−１を出力する毎あるいは一定のサ
イクル毎にREQ−０優先信号またはREQ−１優先信号を切
換出力し、応答信号ACK−０とACK−１による応答の平均
化を図っている。

要求信号REQ−０はANDゲート22に入力され、ANDゲー
ト22はNANDゲート24により制御される。NANDゲート24は
優先順位変更回路12のREQ−１優先信号と要求信号REQ−
１が入力され、NANDゲート24の出力「１」でANDゲート2
2を許容状態とし、このとき要求信号REQ−０が「１」と
なる入力を受けるとＤ−FF26のセットで応答信号ACK−
０を「１」とする応答出力を生ずる。

一方、要求信号REQ−１はANDゲート28に入力され、AN
Dゲート28はNANDゲート30により制御される。NANDゲー
ト30には要求信号REQ−０と優先順位変更回路12のREQ−
０優先信号が入力され、NANDゲート30の出力「１」でAN
Dゲート28を許容状態とし、この状態で要求信号REQ−１
が「１」となる入力を受けるとＤ−FF32がセットされて
応答信号ACK−１が「１」となる応答出力を生ずる。

即ち、要求信号REQ−０又はREQ−１が個別に入力した
時には、優先順位変更回路12の出力のいかんに係わらず
対応する応答信号ACK−０又はCK−１を出力し、要求信
号EREQ−０とREQ−１が同時に入力したときには、その
とき「１」となっている優先信号に依存した応答信号AC
K−０又はACK−１を生ずる。

［発明が解決しようとする問題点］ しかしながら、このような従来の裁定回路にあって
は、要求信号を何種類か追加した場合には、ANDゲー
ト、NANDゲート及びＤ−FF等である回路を増設しなけれ
ばならず、回路量が増大して複雑化する問題があった。

本発明は、このような従来の問題点に鑑みてなされた
もので、回路量を増加させることなく要求信号を追加で
きるようにした裁定回路を提供することを目的とする。

［問題点を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、12は優先順位変更回路であり、応答
信号ACK−0,ACK−１を平均化するため複数の要求信号RE
Q−0,REQ−１の数に応じた優先信号を、応答信号を出力
する毎に、又は一定周期毎に、順次切換え出力する。

10はROMであり、複数の優先信号及び要求信号REQ−0,
REQ−１をアドレスビット（例えば４ビット）として入
力すると共に、このアドレスビット（４ビット）で指定
されるアドレス「0100」〜「1011」に優先信号及び要求
信号に基づいて特定の応答信号ACK−０又はACK−１を出
力するデータ「00」「01」又は「10」を格納している
「第１図（Ｂ）参照）。

［作用］ 例えば要求信号REQ−０及びその優先信号が「１」の
ときには、アドレス「0101」が指定されてROM10からデ
ータ「01」が読出され、応答信号ACK−０が出力され
る。

またアドレスデータの第３及び第４ビット目が「１」
となる要求信号REQ−０とREQ−１が同時に入力されたと
きには、REQ−０優先信号が「１」であれば、アドレス
「0111」が指定されてデータ「01」が読出され、応答信
号ACK−０を生じ、一方、REQ−１優先信号が「１」であ
ればアドレス「1011」が指定されてデータ「10」が読出
され、応答信号ACK−１を生ずる。

要求信号を１つ追加するには、ROMアドレスビットを
新たな要求信号ERQ−２とその優先信号に応じて２ビッ
ト追加して例えば６ビットとし、ROM格納データは１ビ
ット追加して例えば３ビットデータとすれば良く、ROM
の内容変えるだけで要求信号の追加に対応できる。

具体的には、ROMの最大アドレスビットに応じたデー
タを格納しておき、要求信号の数に応じたアドレスビッ
トのみを有効として他のアドレスビットはロジック
「０」に固定しておき、最大アドレスビット数の1/2ま
での要求信号の追加に対応できる。

［実施例］ 第２図は本発明の一実施例を示した構成図である。

第２図において、10はROMであり、この実施例にあっ
てROM10は「０〜７」で示す８つのアドレスビットを有
し、各アドレスに４ビットデータを格納することがで
き、格納データのビット出力「０〜３」に対応して応答
信号ACK−０〜３を読出すことができるようしている。

ROM10は第３図に示す内容を有する。

即ち、８ビットで成るアドレスの上位４ビット「０〜
３」は優先信号のビットで構成され、下位４ビット「４
〜７」が要求信号REQ−１〜０のビットで構成され、こ
の優先信号ビットと要求信号ビットに基づき応答信号AC
K−０〜３に対応したデータ４ビットのいずれか１つの
ビット「１」として格納している。

再び、第２図を参照するに、この実施例にあっては２
つの要求信号REQ−０とREQ−１に対する裁定回路を例に
とることから、ROM10の第７ビット目「６」に要求信号R
EQ−１を入力し、また第８ビット目「７」に要求信号RE
Q−０を入力している。また、優先順位変更回路12はク
ロックに応じて順次REQ−０又はREQ−１優先信号発生し
ており、REQ−１優先信号はROM10の第３ビット目「２」
に入力され、REQ−０優先信号は第４ビット目「３」に
入力される。それ以外のアドレスビット、即ち第1,第2,
第5,第６ビット目は使用されていないことから、図示の
ようにロジック「０」が固定的に設定されている。

一方、ROM10の４ビットデータ出力のうち、第３ビッ
ト目「２」が要求信号REQ−１に対応した応答信号ACK−
１となり、また第４ビット目「３」は要求信号REQ−０
に対応した応答信号ACK−０となる。

このようなROM10に対する要求信号REQ−１とREQ−０
及びこれらに対応する優先信号のアドレスビットに対す
る入力接続により、ROM10は第３図の破線で囲んだアド
レス及びデータが裁定回路として使用されることにな
る。

次に、上記の実施例の動作を説明する。

今、優先順位変更回路12から出力されるREQ−０優先
信号が「１」、REQ−１優先信号が「０」の状態で要求
信号REQ−０が「１」として入力されたとすると、ROM10
のアドレスデータは「00010001」となり、第３図から明
らかなように、データ「0001」が読出され、出力データ
の第４ビット目が「１」となることから応答信号ACK−
０が出力される。

また、REQ−０優先信号が「１」、REQ−１優先信号が
「０」となる状態で要求信号REQ−１が「１」となる入
力を受けたとすると、ROM10のアドレスデータは「00010
010」となり、この場合には第３図から明らかなよう
に、データ「0010」が読出され、出力データの第３ビッ
ト目が「１」となることから応答信号ACK−１が出力さ
れる。

更に、REQ−０優先信号が「１」、REQ−１優先信号が
「０」の状態で共に「１」となる要求信号REQ−０及びR
EQ−１の入力を同時に受けたとすると、このときのROM1
0のアドレスデータは「00010011」となり、第３図から
明らかなように、データ「0001」が読出され、出力デー
タの第４ビット目が「１」にあることから応答信号ACK
−０が出力される。即ち、同時に要求信号REQ−０及びR
EQ−１を受けたときには、REQ−０優先信号が「１」に
あることから、このREQ−０優先信号に基づき要求信号R
EQ−０に対応した応答信号ACK−０を出力するようにな
る。

次に、優先順位変更回路12から出力されるREQ−０優
先信号が「０」でREQ−１優先信号が「１」となった場
合には、要求信号REQ−０又はREQ−１が入力したときに
はそれぞれに対応した応答信号ACK−０又はACK−１を出
力する。一方、同時に要求信号REQ−０及びREQ−１が入
力したときには、REQ−１優先信号の「１」に基づき要
求信号REQ−１に対応した応答信号ACK−１を出力するよ
うになる。

次に、要求信号REQ−２を１つ追加した場合を説明す
る。

このように新たに要求信号REQ−２を追加した場合に
は、REQ−２信号をROM10の第６アドレスビット「５」の
ロジック「０」を解除して新たな要求信号REQ−２を入
力接続し、また優先順位変更回路12としてREQ−０〜２
優先信号の３種類を切換えるようにし、優先順位変更回
路12からのREQ−２優先信号をROM10の第２ビット目
「１」に入力させれば良い。

このように新たに要求信号REQ−２を追加した場合に
は、新たに追加した要求信号REQ−２と同時に要求信号R
EQ−０及び又はREQ−１が入力しても、REQ−２優先信号
が「１」であれば要求信号REQ−２に対応した応答信号A
CK−２を出力することができる。

このように本発明の裁定回路にあってはROM10のアド
レスビットの半分の数まで要求信号を追加することがで
き、要求信号の追加に対し回路量を増加させることな
く、要求信号及びその優先信号に対応してアドレスビッ
トを１つずつ増加するという僅かな回路変更のみで簡単
に対応することができる。

尚、上記の実施例は８ビットのアドレスデータを持つ
ROMを例にとるものであったが、本発明はこれに限定さ
れず、16ビット,32ビット等適宜のアドレスビットをも
つROMにつきそのまま適用することができる。

［発明の効果］ 以上説明してきたように本発明によれば、要求信号の
追加更には削除を僅かな回路変更により実現でき、要求
信号の数が増加した場合でも回路部品数を少なく済ます
ことができる。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３図は本発明のROM内容説明図； 第４図は従来の裁定回路の使用説明図； 第５図は従来回路の構成図である。 図中、 10:ROM 12:優先順位変更回路 14A,14B:ポート 16:メモリ 18:裁定回路 20:メモリユニット

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数の要求信号（REQ−0,1）に応じた数の
   優先信号を、応答信号を出力する毎に又は一定周期毎
   に、順次切替え出力する優先順位変更回路（12）を有
   し、前記複数の要求信号（REQ−0,1）と前記優先順位変
   更回路（12）から順次出力される優先信号の入力を受
   け、各要求信号（REQ−0,1）が個別に入力した時には各
   要求信号に対応した応答信号（ACK−0,1）を出力し、複
   数の要求信号（REQ−0,1）が同時に入力した時には前記
   優先信号に基づくいずれか１つの要求信号に対応した応
   答信号を出力する裁定回路において、 前記複数の優先信号及び要求信号をアドレスビットとし
   て入力すると共に、該アドレスビットで指定されるアド
   レスに優先信号及び要求信号に基づいて特定の応答信号
   を出力するデータを格納したROM（10）を備えたことを
   特徴とする裁定回路。