JPH04267698A - 大規模通話路、並びに制御メモリ各々へのアクセス方法と通話路メモリ各々への読出アクセス方法 - Google Patents
大規模通話路、並びに制御メモリ各々へのアクセス方法と通話路メモリ各々への読出アクセス方法Info
- Publication number
- JPH04267698A JPH04267698A JP2827791A JP2827791A JPH04267698A JP H04267698 A JPH04267698 A JP H04267698A JP 2827791 A JP2827791 A JP 2827791A JP 2827791 A JP2827791 A JP 2827791A JP H04267698 A JPH04267698 A JP H04267698A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- read
- memory
- control memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 202
- 239000011159 matrix material Substances 0.000 title claims description 16
- 238000000034 method Methods 0.000 title claims description 14
- 230000006870 function Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 101001037256 Homo sapiens Indoleamine 2,3-dioxygenase 1 Proteins 0.000 description 3
- 102100040061 Indoleamine 2,3-dioxygenase 1 Human genes 0.000 description 3
- 101001037261 Homo sapiens Indoleamine 2,3-dioxygenase 2 Proteins 0.000 description 2
- 101001036194 Homo sapiens Isopentenyl-diphosphate delta-isomerase 2 Proteins 0.000 description 2
- 102100040062 Indoleamine 2,3-dioxygenase 2 Human genes 0.000 description 2
- 102100039618 Isopentenyl-diphosphate delta-isomerase 2 Human genes 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 101100330723 Arabidopsis thaliana DAR2 gene Proteins 0.000 description 1
- 101150034590 DAR1 gene Proteins 0.000 description 1
- 102100028560 Dynein assembly factor with WDR repeat domains 1 Human genes 0.000 description 1
- 101000915424 Homo sapiens Dynein assembly factor with WDR repeat domains 1 Proteins 0.000 description 1
- 101100393304 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GPD1 gene Proteins 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、通話路メモリおよび制
御メモリ等を含むようにして構成され、タイムスロット
の入替えを行う時間スイッチへの外部からのアクセス方
法、その制御メモリによる通話路メモリへの読出アクセ
ス方法、通話路メモリから読み出された通話データのワ
イヤードオア等が考慮された時間スイッチ、時間スイッ
チ集合体としての時間スイッチマトリックス、時間スイ
ッチマトリックスが通話路制御回路によって制御される
ようにした時分割通話路、更にはそのような時分割通話
路を具備してなる時分割ディジタル電子交換機に関する
ものである。
御メモリ等を含むようにして構成され、タイムスロット
の入替えを行う時間スイッチへの外部からのアクセス方
法、その制御メモリによる通話路メモリへの読出アクセ
ス方法、通話路メモリから読み出された通話データのワ
イヤードオア等が考慮された時間スイッチ、時間スイッ
チ集合体としての時間スイッチマトリックス、時間スイ
ッチマトリックスが通話路制御回路によって制御される
ようにした時分割通話路、更にはそのような時分割通話
路を具備してなる時分割ディジタル電子交換機に関する
ものである。
【０００２】
【従来の技術】一般に、時分割ディジタル電子交換機に
おける通話路は複数の同一構成の時間スイッチより構成
されているが、図４はその時間スイッチの基本的な構成
を示したものである。この時間スイッチによる場合、シ
ーケンシャル書込・ランダム読出が通話路メモリ３で行
われるようになっている。即ち、入力ハイウェイ１から
の書込デ−タ（フレーム形式の通話データ）ＤＡＷは、
カウンタ４からセレクタ６を介し供給される書込アドレ
スＡＤＷによって通話路メモリ３に順次書き込まれるも
のとなっている。一方、また、カウンタ４からのシ−ケ
ンシャル読出アドレスによって制御メモリ５からは読出
アドレスＡＤＲが読み出されたうえ、セレクタ６を介し
通話路メモリ３に与えられることによって、通話路メモ
リ３からは読出デ−タ（フレーム形式の通話データ）Ｄ
ＡＲが読み出され、出力ハイウェイ２上に出力されるも
のとなっている。その書込・読出に際して、読出アドレ
スＡＤＲが書込アドレスＡＤＷと異なる順序になってい
れば、通話路メモリ３では、いわゆるタイムスロット変
換が行われることから、時間スイッチとしての機能が実
現されるものである。
おける通話路は複数の同一構成の時間スイッチより構成
されているが、図４はその時間スイッチの基本的な構成
を示したものである。この時間スイッチによる場合、シ
ーケンシャル書込・ランダム読出が通話路メモリ３で行
われるようになっている。即ち、入力ハイウェイ１から
の書込デ−タ（フレーム形式の通話データ）ＤＡＷは、
カウンタ４からセレクタ６を介し供給される書込アドレ
スＡＤＷによって通話路メモリ３に順次書き込まれるも
のとなっている。一方、また、カウンタ４からのシ−ケ
ンシャル読出アドレスによって制御メモリ５からは読出
アドレスＡＤＲが読み出されたうえ、セレクタ６を介し
通話路メモリ３に与えられることによって、通話路メモ
リ３からは読出デ−タ（フレーム形式の通話データ）Ｄ
ＡＲが読み出され、出力ハイウェイ２上に出力されるも
のとなっている。その書込・読出に際して、読出アドレ
スＡＤＲが書込アドレスＡＤＷと異なる順序になってい
れば、通話路メモリ３では、いわゆるタイムスロット変
換が行われることから、時間スイッチとしての機能が実
現されるものである。
【０００３】さて、図５は以上のようにして構成されて
なる時間スイッチを複数個用い、大規模通話路を構成し
た場合での構成を示したものである。これによる場合、
入力ハイウェイ１０１からの書込デ−タＤＡＷ１は時間
スイッチ３０１，３０２各々における通話路メモリに書
き込まれたうえ、時間スイッチ３０１，３０２各々にお
ける制御メモリからの読出アドレスによって、読出デ−
タＤＡＲ０１，ＤＡＲ０２が読みだされるものとなって
いる。これと同様にして、入力ハイウェイ１０２からの
書込デ−タＤＡＷ２は時間スイッチ３０３，３０４各々
における通話路メモリに書き込まれたうえ、時間スイッ
チ３０３，３０４各々における制御メモリからの読出ア
ドレスによって、読出デ−タＤＡＲ０３，ＤＡＲ０４が
読み出されるようになっている。時間スイッチ３０１，
３０３各々からの読出デ−タＤＡＲ０１，ＤＡＲ０３は
その何れかが、制御メモリ６０１からの選択信号Ｓ１に
よる選択制御下にセレクタ７０１より選択出力されたう
え、読出デ−タＤＡＲ１として出力ハイウェイ２０１上
に出力されるものとなっている。これと同様にして、時
間スイッチ３０２，３０４各々からの読出デ−タＤＡＲ
０２，ＤＡＲ０４はその何れかが、制御メモリ６０２か
らの選択信号Ｓ２による選択制御下にセレクタ７０２よ
り選択出力されたうえ、読出デ−タＤＡＲ２として出力
ハイウェイ２０２上に出力されるようになっている。
なる時間スイッチを複数個用い、大規模通話路を構成し
た場合での構成を示したものである。これによる場合、
入力ハイウェイ１０１からの書込デ−タＤＡＷ１は時間
スイッチ３０１，３０２各々における通話路メモリに書
き込まれたうえ、時間スイッチ３０１，３０２各々にお
ける制御メモリからの読出アドレスによって、読出デ−
タＤＡＲ０１，ＤＡＲ０２が読みだされるものとなって
いる。これと同様にして、入力ハイウェイ１０２からの
書込デ−タＤＡＷ２は時間スイッチ３０３，３０４各々
における通話路メモリに書き込まれたうえ、時間スイッ
チ３０３，３０４各々における制御メモリからの読出ア
ドレスによって、読出デ−タＤＡＲ０３，ＤＡＲ０４が
読み出されるようになっている。時間スイッチ３０１，
３０３各々からの読出デ−タＤＡＲ０１，ＤＡＲ０３は
その何れかが、制御メモリ６０１からの選択信号Ｓ１に
よる選択制御下にセレクタ７０１より選択出力されたう
え、読出デ−タＤＡＲ１として出力ハイウェイ２０１上
に出力されるものとなっている。これと同様にして、時
間スイッチ３０２，３０４各々からの読出デ−タＤＡＲ
０２，ＤＡＲ０４はその何れかが、制御メモリ６０２か
らの選択信号Ｓ２による選択制御下にセレクタ７０２よ
り選択出力されたうえ、読出デ−タＤＡＲ２として出力
ハイウェイ２０２上に出力されるようになっている。
【０００４】ところで、以上のように、複数個の時間ス
イッチによって大規模通話路が構成される場合には、時
間スイッチ各々からの読出データ選択制御用に制御メモ
リやセレクタが外付けされた状態として必要になるばか
りか、制御メモリは通話路を構成している時間スイッチ
の数が増える程に、それに応じて並列ビット数が多く要
されるものとなっている。
イッチによって大規模通話路が構成される場合には、時
間スイッチ各々からの読出データ選択制御用に制御メモ
リやセレクタが外付けされた状態として必要になるばか
りか、制御メモリは通話路を構成している時間スイッチ
の数が増える程に、それに応じて並列ビット数が多く要
されるものとなっている。
【０００５】このような不具合を解決する方法として、
例えば特開昭５９−１５６０９７号公報に記載の「時分
割スイッチの出力制御方式」が挙げられる。図６はその
方式に係る時間スイッチの構成を示したものである。こ
れによる場合、この時間スイッチでの基本的な動作は、
既述の図４に示した時間スイッチでの動作と同様である
。ただ、異なるところは、制御メモリ５には通話路メモ
リ３への読出アドレスＡＤＲとしての各入力チャネル接
続情報以外に、読出アドレスＡＤＲ各々には空き塞り管
理ビットが対として付加されており、通話路メモリ３か
らの読出データはその空き塞り管理ビットとＡＮＤ回路
で論理積されたうえ、出力ハイウェイ２上に出力されて
いることである。したがって、予め空きチャネルに対し
ての空き塞り管理ビットを“０”、また、使用状態にあ
るチャネルに対しての空き塞り管理ビットを“１”に設
定しておけば、空きチャネルに対しての通話路メモリ３
からの読出データ如何に拘わらず、ＡＮＤ回路７出力は
“０”状態におかれるものとなっている。したがって、
そのような時間スイッチを複数用い、大規模通話路を構
成する場合には、複数の時間スイッチにおけるＡＮＤ回
路出力を、ＯＲ回路にて論理和したうえ、出力ハイウェ
イ上に出力すればよいものである。大規模通話路を構成
するに際して、若干の多入力ＯＲ回路が外付回路として
要されるわけであるが、何れにしても従来要されていた
制御メモリやセレクタは不要とされ、時間スイッチのみ
でほぼ大規模通話路が構成され得るものである。
例えば特開昭５９−１５６０９７号公報に記載の「時分
割スイッチの出力制御方式」が挙げられる。図６はその
方式に係る時間スイッチの構成を示したものである。こ
れによる場合、この時間スイッチでの基本的な動作は、
既述の図４に示した時間スイッチでの動作と同様である
。ただ、異なるところは、制御メモリ５には通話路メモ
リ３への読出アドレスＡＤＲとしての各入力チャネル接
続情報以外に、読出アドレスＡＤＲ各々には空き塞り管
理ビットが対として付加されており、通話路メモリ３か
らの読出データはその空き塞り管理ビットとＡＮＤ回路
で論理積されたうえ、出力ハイウェイ２上に出力されて
いることである。したがって、予め空きチャネルに対し
ての空き塞り管理ビットを“０”、また、使用状態にあ
るチャネルに対しての空き塞り管理ビットを“１”に設
定しておけば、空きチャネルに対しての通話路メモリ３
からの読出データ如何に拘わらず、ＡＮＤ回路７出力は
“０”状態におかれるものとなっている。したがって、
そのような時間スイッチを複数用い、大規模通話路を構
成する場合には、複数の時間スイッチにおけるＡＮＤ回
路出力を、ＯＲ回路にて論理和したうえ、出力ハイウェ
イ上に出力すればよいものである。大規模通話路を構成
するに際して、若干の多入力ＯＲ回路が外付回路として
要されるわけであるが、何れにしても従来要されていた
制御メモリやセレクタは不要とされ、時間スイッチのみ
でほぼ大規模通話路が構成され得るものである。
【０００６】
【発明が解決しようとする課題】従来技術に係る時間ス
イッチでは、空き塞りビットを拡張ビットとし、これに
よって空きチャネルに対する通話路メモリからの読出デ
ータの外部への出力は抑えられているが、空きチャネル
と雖も通話路メモリからのデータ読出は行われているこ
とから、多数の時間スイッチによって大規模通話路が構
成される場合には、通話路全体での消費電力は無視し得
ないものとなっている。また、大規模通話路として構成
されている場合に、チャネル接続情報の制御メモリへの
外部からの書込や、制御メモリ内容の外部への読出のた
めには、通話路制御回路よりアクセスオーダを時間スイ
ッチ各々に対して個別に発する必要があるが、その際で
のアクセス方法については何等言及されていないものと
なっている。
イッチでは、空き塞りビットを拡張ビットとし、これに
よって空きチャネルに対する通話路メモリからの読出デ
ータの外部への出力は抑えられているが、空きチャネル
と雖も通話路メモリからのデータ読出は行われているこ
とから、多数の時間スイッチによって大規模通話路が構
成される場合には、通話路全体での消費電力は無視し得
ないものとなっている。また、大規模通話路として構成
されている場合に、チャネル接続情報の制御メモリへの
外部からの書込や、制御メモリ内容の外部への読出のた
めには、通話路制御回路よりアクセスオーダを時間スイ
ッチ各々に対して個別に発する必要があるが、その際で
のアクセス方法については何等言及されていないものと
なっている。
【０００７】本発明の第１の目的は、大規模通話路とし
て構成される場合に、時間スイッチ各々における制御メ
モリ上での通話データ読出用アドレスおよび拡張ビット
に対する外部からの更新、その制御メモリからの通話デ
ータ読出用アドレスの外部への読出が容易とされた、時
間スイッチへのアクセス方法を供するにある。本発明の
第２の目的は、大規模通話路として構成される場合に、
時間スイッチ各々における通話路メモリからの読出デー
タが、出力ハイウェイ上でワイヤードオア可とされ、し
かも通話路全体での消費電力が抑制可とされた、通話路
メモリへの読出アクセス方法を供するにある。本発明の
第３の目的は、大規模通話路として構成される場合に、
制御メモリ上での通話データ読出用アドレスおよび拡張
ビットに対する外部からの更新、その制御メモリからの
通話データ読出用アドレスの外部への読出が容易とされ
、しかも通話路メモリからの読出データが、出力ハイウ
ェイ上でワイヤードオア可とされ、更に通話路全体での
消費電力が抑制可とされた、時間スイッチそのものを供
するにある。本発明の第４の目的は、そのような時間ス
イッチによって大規模通話路が構成される際での時間ス
イッチ集合体としての、時間スイッチマトリックスを供
するにある。本発明の第５の目的は、そのような時間ス
イッチマトリックスを含む時分割通話路を供するにある
。本発明の第６の目的は、そのような時分割通話路を具
備してなる時分割ディジタル電子交換機を供するにある
。
て構成される場合に、時間スイッチ各々における制御メ
モリ上での通話データ読出用アドレスおよび拡張ビット
に対する外部からの更新、その制御メモリからの通話デ
ータ読出用アドレスの外部への読出が容易とされた、時
間スイッチへのアクセス方法を供するにある。本発明の
第２の目的は、大規模通話路として構成される場合に、
時間スイッチ各々における通話路メモリからの読出デー
タが、出力ハイウェイ上でワイヤードオア可とされ、し
かも通話路全体での消費電力が抑制可とされた、通話路
メモリへの読出アクセス方法を供するにある。本発明の
第３の目的は、大規模通話路として構成される場合に、
制御メモリ上での通話データ読出用アドレスおよび拡張
ビットに対する外部からの更新、その制御メモリからの
通話データ読出用アドレスの外部への読出が容易とされ
、しかも通話路メモリからの読出データが、出力ハイウ
ェイ上でワイヤードオア可とされ、更に通話路全体での
消費電力が抑制可とされた、時間スイッチそのものを供
するにある。本発明の第４の目的は、そのような時間ス
イッチによって大規模通話路が構成される際での時間ス
イッチ集合体としての、時間スイッチマトリックスを供
するにある。本発明の第５の目的は、そのような時間ス
イッチマトリックスを含む時分割通話路を供するにある
。本発明の第６の目的は、そのような時分割通話路を具
備してなる時分割ディジタル電子交換機を供するにある
。
【０００８】
【課題を解決するための手段】上記第１の目的は、外部
アクセス用アドレスバス上の１以上のビットデータがそ
の制御メモリの自己選択データに一致した場合のみその
制御メモリに対する外部アクセスを許容するものとして
、通話データ読出用アドレスおよび拡張ビットの更新に
際しては、外部アクセス用データバス上の１以上のビッ
トデータとその制御メモリの自己選択データとの比較結
果を拡張ビットとして、書込データとしての通話データ
読出用アドレスと対にして記憶せしめる一方、通話デー
タ読出用アドレスの外部アクセス用データバス上への読
出に際しては、制御メモリより読み出される通話データ
読出用アドレスは、そのアドレスと対にして同時に読み
出される拡張ビットにもとづき、その時間スイッチ以外
の時間スイッチから読み出される通話データ読出用アド
レスとの間で、外部アクセス用データバス上でワイヤー
ドオア可なものとして出力制御されることで達成される
。
アクセス用アドレスバス上の１以上のビットデータがそ
の制御メモリの自己選択データに一致した場合のみその
制御メモリに対する外部アクセスを許容するものとして
、通話データ読出用アドレスおよび拡張ビットの更新に
際しては、外部アクセス用データバス上の１以上のビッ
トデータとその制御メモリの自己選択データとの比較結
果を拡張ビットとして、書込データとしての通話データ
読出用アドレスと対にして記憶せしめる一方、通話デー
タ読出用アドレスの外部アクセス用データバス上への読
出に際しては、制御メモリより読み出される通話データ
読出用アドレスは、そのアドレスと対にして同時に読み
出される拡張ビットにもとづき、その時間スイッチ以外
の時間スイッチから読み出される通話データ読出用アド
レスとの間で、外部アクセス用データバス上でワイヤー
ドオア可なものとして出力制御されることで達成される
。
【０００９】上記第２の目的は、制御メモリより、その
メモリに更新可として、かつ対として記憶されている通
話データ読出用アドレスおよび拡張ビットを所定アドレ
ス順にシーケンシャルに順次読み出したうえ、その通話
データ読出用アドレスにもとづき通話路メモリを読出ア
クセスするに際しては、同時に読み出された拡張ビット
にもとづきその通話路メモリにおける読出動作の可否を
制御する一方、その拡張ビットをゲート制御信号として
、その通話路メモリから読み出された通話データは、該
時間スイッチ以外の時間スイッチにおける通話路メモリ
から読み出された通話データとの間で、出力ハイウェイ
上でワイヤードオア可なものとしてゲート出力制御され
ることで達成される。
メモリに更新可として、かつ対として記憶されている通
話データ読出用アドレスおよび拡張ビットを所定アドレ
ス順にシーケンシャルに順次読み出したうえ、その通話
データ読出用アドレスにもとづき通話路メモリを読出ア
クセスするに際しては、同時に読み出された拡張ビット
にもとづきその通話路メモリにおける読出動作の可否を
制御する一方、その拡張ビットをゲート制御信号として
、その通話路メモリから読み出された通話データは、該
時間スイッチ以外の時間スイッチにおける通話路メモリ
から読み出された通話データとの間で、出力ハイウェイ
上でワイヤードオア可なものとしてゲート出力制御され
ることで達成される。
【００１０】上記第３の目的は、制御メモリ周辺に、外
部アクセス用アドレスバス上の１以上のビットデータと
該制御メモリの自己選択データとを比較し、その比較結
果にもとづきその制御メモリに対する外部からのアクセ
スの可否を制御する比較器と、外部アクセス用データバ
ス上の１以上のビットデータとその制御メモリの自己選
択データとを比較し、その比較結果を該制御メモリへの
書込拡張ビットとして発生する比較器と、その制御メモ
リからの拡張ビットをゲート制御信号として、その制御
メモリより読み出される通話データ読出用アドレスを、
その時間スイッチ以外の時間スイッチにおける制御メモ
リより読み出される通話データ読出用アドレスとの間で
、外部アクセス用データバス上でワイヤードオア可なも
のとしてゲート出力制御するゲート素子とを設ける一方
、制御メモリからの拡張ビットが読出動作可否制御信号
として入力されている通話路メモリ周辺には、その拡張
ビットをゲート制御信号として、その通話路メモリから
読み出される通話データを、その時間スイッチ以外の時
間スイッチにおける通話路メモリより読み出される通話
データとの間で、出力ハイウェイ上でワイヤードオアを
可能ならしめるゲート素子が設けられることで達成され
る。
部アクセス用アドレスバス上の１以上のビットデータと
該制御メモリの自己選択データとを比較し、その比較結
果にもとづきその制御メモリに対する外部からのアクセ
スの可否を制御する比較器と、外部アクセス用データバ
ス上の１以上のビットデータとその制御メモリの自己選
択データとを比較し、その比較結果を該制御メモリへの
書込拡張ビットとして発生する比較器と、その制御メモ
リからの拡張ビットをゲート制御信号として、その制御
メモリより読み出される通話データ読出用アドレスを、
その時間スイッチ以外の時間スイッチにおける制御メモ
リより読み出される通話データ読出用アドレスとの間で
、外部アクセス用データバス上でワイヤードオア可なも
のとしてゲート出力制御するゲート素子とを設ける一方
、制御メモリからの拡張ビットが読出動作可否制御信号
として入力されている通話路メモリ周辺には、その拡張
ビットをゲート制御信号として、その通話路メモリから
読み出される通話データを、その時間スイッチ以外の時
間スイッチにおける通話路メモリより読み出される通話
データとの間で、出力ハイウェイ上でワイヤードオアを
可能ならしめるゲート素子が設けられることで達成され
る。
【００１１】上記第４の目的は、以上の如く構成されて
なる時間スイッチ各々を、各時間スイッチ共通の外部ア
クセス用データバスおよび外部アクセス用アドレスバス
に並列的に接続せしめることで達成される。
なる時間スイッチ各々を、各時間スイッチ共通の外部ア
クセス用データバスおよび外部アクセス用アドレスバス
に並列的に接続せしめることで達成される。
【００１２】上記第５の目的は、以上の如く構成されて
なる時間スイッチマトリックスを、各時間スイッチ共通
の外部アクセス用データバスおよび外部アクセス用アド
レスバスを介し通話路制御回路に収容せしめることで達
成される。
なる時間スイッチマトリックスを、各時間スイッチ共通
の外部アクセス用データバスおよび外部アクセス用アド
レスバスを介し通話路制御回路に収容せしめることで達
成される。
【００１３】上記第６の目的は、そのような時分割通話
路を電子交換機に具備せしめることで達成される。
路を電子交換機に具備せしめることで達成される。
【００１４】
【作用】通話路制御回路が各時間スイッチ共通の外部ア
クセス用のアドレスバスおよびデータバスを介し時間ス
イッチ各々をアクセスするに際しては、そのアドレスバ
ス上の１以上のビットデータがその制御メモリの自己選
択データに一致した場合のみその制御メモリを含む時間
スイッチに対する外部アクセスを許容するものとして、
通話データ読出用アドレスおよび拡張ビットの更新に際
しては、データバス上の１以上のビットデータとその制
御メモリの自己選択データとの比較結果を拡張ビットと
して、書込データとしての通話データ読出用アドレスと
対にして記憶せしめる一方、通話データ読出用アドレス
のデータバス上への読出に際しては、制御メモリより読
み出される通話データ読出用アドレスは、そのアドレス
と対にして同時に読み出される拡張ビットにもとづき、
その時間スイッチ以外の時間スイッチから読み出される
通話データ読出用アドレスとの間で、データバス上でワ
イヤードオア可なものとして出力制御されるようにした
ものである。 また、制御メモリより、そのメモリに
更新可として、かつ対として記憶されている通話データ
読出用アドレスおよび拡張ビットを所定アドレス順にシ
ーケンシャルに順次読み出したうえ、その通話データ読
出用アドレスにもとづき通話路メモリを読出アクセスす
るに際しては、同時に読み出された拡張ビットにもとづ
きその通話路メモリにおける読出動作の可否を制御する
ようにすれば、通話路メモリでの読出動作は抑えられる
から、通話路メモリでの消費電力が少なくて済まされる
ものである。更に、その拡張ビットをゲート制御信号と
して、その通話路メモリから読み出された通話データが
所定にゲート出力制御される場合は、複数の時間スイッ
チにおける通話路メモリから同時に読み出された通話デ
ータは、出力ハイウェイ上でそのままワイヤードオアさ
れ得るものである。
クセス用のアドレスバスおよびデータバスを介し時間ス
イッチ各々をアクセスするに際しては、そのアドレスバ
ス上の１以上のビットデータがその制御メモリの自己選
択データに一致した場合のみその制御メモリを含む時間
スイッチに対する外部アクセスを許容するものとして、
通話データ読出用アドレスおよび拡張ビットの更新に際
しては、データバス上の１以上のビットデータとその制
御メモリの自己選択データとの比較結果を拡張ビットと
して、書込データとしての通話データ読出用アドレスと
対にして記憶せしめる一方、通話データ読出用アドレス
のデータバス上への読出に際しては、制御メモリより読
み出される通話データ読出用アドレスは、そのアドレス
と対にして同時に読み出される拡張ビットにもとづき、
その時間スイッチ以外の時間スイッチから読み出される
通話データ読出用アドレスとの間で、データバス上でワ
イヤードオア可なものとして出力制御されるようにした
ものである。 また、制御メモリより、そのメモリに
更新可として、かつ対として記憶されている通話データ
読出用アドレスおよび拡張ビットを所定アドレス順にシ
ーケンシャルに順次読み出したうえ、その通話データ読
出用アドレスにもとづき通話路メモリを読出アクセスす
るに際しては、同時に読み出された拡張ビットにもとづ
きその通話路メモリにおける読出動作の可否を制御する
ようにすれば、通話路メモリでの読出動作は抑えられる
から、通話路メモリでの消費電力が少なくて済まされる
ものである。更に、その拡張ビットをゲート制御信号と
して、その通話路メモリから読み出された通話データが
所定にゲート出力制御される場合は、複数の時間スイッ
チにおける通話路メモリから同時に読み出された通話デ
ータは、出力ハイウェイ上でそのままワイヤードオアさ
れ得るものである。
【００１５】
【実施例】以下、本発明を図１から図３により説明する
。先ず本発明による時間スイッチについて説明すれば、
図１はその一例での構成を示したものである。これによ
る場合、カウンタ４による通話路メモリ３に対する書込
アクセス動作は既述の図６に示す時間スイッチでのそれ
に同様である。即ち、制御メモリ５にはチャネル対応の
通話データ読出用アドレスと、そのチャネルの空き塞り
状態を示す拡張ビットとが対として、しかも更新可とし
て記憶されているが、その拡張ビットが通話データ読出
用アドレスとともに制御メモリ５より読み出された場合
には、図６の場合と同様、通話路メモリ３からの読出デ
ータはＡＮＤ回路１２でゲート制御されたうえ、出力ハ
イウェイ２上に出力されるようになっているものである
。マトリックス状に配置された、複数（一般にＮ２個、
但し、Ｎは２以上の整数）の時間スイッチによって大規
模通話路が構成される場合には、ＡＮＤ回路１２出力は
多入力ＯＲ回路を介し出力ハイウェイ上に出力されれば
よいものであるが、ＡＮＤ回路１２の代りにトライステ
ートのバッファゲートを使用し、その出力インピーダン
ス状態を拡張ビットによって制御する場合は、多入力Ｏ
Ｒ回路を要することなく出力ハイウェイ２上でそれらゲ
ート出力がワイヤードオアされ得るものとなっている。
。先ず本発明による時間スイッチについて説明すれば、
図１はその一例での構成を示したものである。これによ
る場合、カウンタ４による通話路メモリ３に対する書込
アクセス動作は既述の図６に示す時間スイッチでのそれ
に同様である。即ち、制御メモリ５にはチャネル対応の
通話データ読出用アドレスと、そのチャネルの空き塞り
状態を示す拡張ビットとが対として、しかも更新可とし
て記憶されているが、その拡張ビットが通話データ読出
用アドレスとともに制御メモリ５より読み出された場合
には、図６の場合と同様、通話路メモリ３からの読出デ
ータはＡＮＤ回路１２でゲート制御されたうえ、出力ハ
イウェイ２上に出力されるようになっているものである
。マトリックス状に配置された、複数（一般にＮ２個、
但し、Ｎは２以上の整数）の時間スイッチによって大規
模通話路が構成される場合には、ＡＮＤ回路１２出力は
多入力ＯＲ回路を介し出力ハイウェイ上に出力されれば
よいものであるが、ＡＮＤ回路１２の代りにトライステ
ートのバッファゲートを使用し、その出力インピーダン
ス状態を拡張ビットによって制御する場合は、多入力Ｏ
Ｒ回路を要することなく出力ハイウェイ２上でそれらゲ
ート出力がワイヤードオアされ得るものとなっている。
【００１６】しかしながら、制御メモリ５による通話路
メモリ３に対する読出アクセス動作は図６に示す時間ス
イッチでのそれと異なったものとなっている。異なると
ころは、通話データ読出用アドレスとともに読み出され
る拡張ビットがＡＮＤ回路１１でクロック信号と論理積
されたうえ、通話路メモリ３に対し読出動作可否制御信
号として入力されていることである。通話路メモリ３は
一般に複数面のメモリ（メモリ個々の容量は通話データ
１フレーム分）から構成され、その書込／読出モードは
フレーム周期で交互に更新されているが、読出モードに
あるメモリより通話データが制御メモリ５からの通話デ
ータ読出用アドレスによって読み出される際には、その
読出動作の実行可否を拡張ビットによって制御しようと
いうものである。即ち、拡張ビットが“１”状態にある
場合は読出動作が許容されるが、“０”状態にある場合
は読出動作を不可とするものである。これにより空きチ
ャネルに対する読出アクセスは禁止されるものである。 したがって、複数の時間スイッチによって大規模通話路
が構成される場合には、全体として相当な消費電力低減
が図れるものである。
メモリ３に対する読出アクセス動作は図６に示す時間ス
イッチでのそれと異なったものとなっている。異なると
ころは、通話データ読出用アドレスとともに読み出され
る拡張ビットがＡＮＤ回路１１でクロック信号と論理積
されたうえ、通話路メモリ３に対し読出動作可否制御信
号として入力されていることである。通話路メモリ３は
一般に複数面のメモリ（メモリ個々の容量は通話データ
１フレーム分）から構成され、その書込／読出モードは
フレーム周期で交互に更新されているが、読出モードに
あるメモリより通話データが制御メモリ５からの通話デ
ータ読出用アドレスによって読み出される際には、その
読出動作の実行可否を拡張ビットによって制御しようと
いうものである。即ち、拡張ビットが“１”状態にある
場合は読出動作が許容されるが、“０”状態にある場合
は読出動作を不可とするものである。これにより空きチ
ャネルに対する読出アクセスは禁止されるものである。 したがって、複数の時間スイッチによって大規模通話路
が構成される場合には、全体として相当な消費電力低減
が図れるものである。
【００１７】次に、制御メモリ５に対する外部からのア
クセス、即ち、通話路制御回路による書込／読出アクセ
スについて説明すれば、そのアクセスは各時間スイッチ
に共通とされた外部アクセス用データバス（本例では１
６ビット構成のものを想定）ＤＡＴＡ、外部アクセス用
アドレスバス（本例では１６ビット構成のものを想定）
ＡＤＤＲおよび書込／読出モード制御信号Ｒ／Ｗによっ
て行われるようになっている。マトリックス状に配置さ
れた、複数の時間スイッチによって大規模通話路が構成
される場合には、何れかの列方向、または行方向の複数
の時間スイッチが選択されたうえ、それに対してアクセ
スが行われるが、その選択制御は、外部アクセス用アド
レスバスＡＤＤＲにおける所定数のビット（本例では上
位側３ビット）と、その時間スイッチの自己選択データ
ＩＤＯ０〜ＩＤＯ２との比較結果によるものとなってい
る。自己選択データＩＤＯ０〜ＩＤＯ２は予め設定され
ているが、これと外部アクセス用アドレスバスＡＤＤＲ
からの上位側３ビットとを比較器９で比較し、その比較
結果をして制御メモリ５に対する書込／読出アクセス（
アクセスアドレスは外部アクセス用アドレスバスＡＤＤ
Ｒ上における下位側１３ビット）の可否が制御されてい
るものである。
クセス、即ち、通話路制御回路による書込／読出アクセ
スについて説明すれば、そのアクセスは各時間スイッチ
に共通とされた外部アクセス用データバス（本例では１
６ビット構成のものを想定）ＤＡＴＡ、外部アクセス用
アドレスバス（本例では１６ビット構成のものを想定）
ＡＤＤＲおよび書込／読出モード制御信号Ｒ／Ｗによっ
て行われるようになっている。マトリックス状に配置さ
れた、複数の時間スイッチによって大規模通話路が構成
される場合には、何れかの列方向、または行方向の複数
の時間スイッチが選択されたうえ、それに対してアクセ
スが行われるが、その選択制御は、外部アクセス用アド
レスバスＡＤＤＲにおける所定数のビット（本例では上
位側３ビット）と、その時間スイッチの自己選択データ
ＩＤＯ０〜ＩＤＯ２との比較結果によるものとなってい
る。自己選択データＩＤＯ０〜ＩＤＯ２は予め設定され
ているが、これと外部アクセス用アドレスバスＡＤＤＲ
からの上位側３ビットとを比較器９で比較し、その比較
結果をして制御メモリ５に対する書込／読出アクセス（
アクセスアドレスは外部アクセス用アドレスバスＡＤＤ
Ｒ上における下位側１３ビット）の可否が制御されてい
るものである。
【００１８】また、制御メモリ５での記憶内容、即ち、
通話データ読出用アドレスを通話路制御回路からの書込
アクセスによって更新するに際しては、拡張ビットも併
せて更新される必要があるが、更新されるべき拡張ビッ
トは比較器８で発生されるものとなっている。比較器８
ではバッファゲートを介された、外部アクセス用データ
バスＤＡＴＡにおける所定数のビット（本例では上位側
３ビット）と、予め設定されている、その時間スイッチ
の自己選択データＩＤＩ０〜ＩＤＩ２とが比較されてお
り、その比較結果を拡張ビットとして発生しているもの
である。したがって、書込アクセスの際には、通話デー
タ読出用アドレスとしての、外部アクセス用データバス
ＤＡＴＡにおける下位側１３ビットデータは、比較器８
からの拡張ビットとともに制御メモリ５上の同一アドレ
スに対として書込みされ得るものである。
通話データ読出用アドレスを通話路制御回路からの書込
アクセスによって更新するに際しては、拡張ビットも併
せて更新される必要があるが、更新されるべき拡張ビッ
トは比較器８で発生されるものとなっている。比較器８
ではバッファゲートを介された、外部アクセス用データ
バスＤＡＴＡにおける所定数のビット（本例では上位側
３ビット）と、予め設定されている、その時間スイッチ
の自己選択データＩＤＩ０〜ＩＤＩ２とが比較されてお
り、その比較結果を拡張ビットとして発生しているもの
である。したがって、書込アクセスの際には、通話デー
タ読出用アドレスとしての、外部アクセス用データバス
ＤＡＴＡにおける下位側１３ビットデータは、比較器８
からの拡張ビットとともに制御メモリ５上の同一アドレ
スに対として書込みされ得るものである。
【００１９】更に、制御メモリ５上での記憶内容を通話
路制御回路に読み出す必要がある場合には、制御メモリ
５に対し通話路制御回路によって読出アクセスが行われ
、制御メモリ５より読み出された通話データ読出用アド
レスが外部アクセス用データバスＤＡＴＡを介し通話路
制御回路によって読取られる必要があるが、複数の時間
スイッチによって大規模通話路が構成される場合を考慮
すれば、制御メモリ５から読み出される通話データ読出
用アドレスは、外部アクセス用データバスＤＡＴＡ上で
他の時間スイッチから読み出された通話データ読出用ア
ドレスとワイヤードオアされるべく、トライステートバ
ッファ１０を介し外部アクセス用データバスＤＡＴＡ上
に出力されるものとなっている。同時に読み出される拡
張ビットによってトライステートバッファ１０での出力
インピーダンスが制御されればよいものであり、必要に
応じその拡張ビットを上位側３ビットのうち、何れかの
ビットに割当てて通話データ読出用アドレスとともに出
力することも可能となっている。なお、その際、自己選
択データＩＤＩ０〜ＩＤＩ２が上位側３ビットとして併
せて出力される場合は、それら複数の制御メモリへの書
込内容が容易に再現されるものである。
路制御回路に読み出す必要がある場合には、制御メモリ
５に対し通話路制御回路によって読出アクセスが行われ
、制御メモリ５より読み出された通話データ読出用アド
レスが外部アクセス用データバスＤＡＴＡを介し通話路
制御回路によって読取られる必要があるが、複数の時間
スイッチによって大規模通話路が構成される場合を考慮
すれば、制御メモリ５から読み出される通話データ読出
用アドレスは、外部アクセス用データバスＤＡＴＡ上で
他の時間スイッチから読み出された通話データ読出用ア
ドレスとワイヤードオアされるべく、トライステートバ
ッファ１０を介し外部アクセス用データバスＤＡＴＡ上
に出力されるものとなっている。同時に読み出される拡
張ビットによってトライステートバッファ１０での出力
インピーダンスが制御されればよいものであり、必要に
応じその拡張ビットを上位側３ビットのうち、何れかの
ビットに割当てて通話データ読出用アドレスとともに出
力することも可能となっている。なお、その際、自己選
択データＩＤＩ０〜ＩＤＩ２が上位側３ビットとして併
せて出力される場合は、それら複数の制御メモリへの書
込内容が容易に再現されるものである。
【００２０】ここで、外部アクセス用データバスＤＡＴ
Ａからの上位側３ビット（ＤＡＴＡ１３〜１５）と自己
選択データＩＤＩ０〜２との関係によって拡張ビットが
如何に発生されるか、また、外部アクセス用アドレスバ
スＡＤＤＲからの上位側３ビット（ＡＤＤＲ１３〜１５
）と自己選択データＩＤＯ０〜２との関係によって制御
メモリ５が如何にアクセス可能状態（チップイネーブル
状態）におかれるか、更に拡張ビットの状態によって如
何に制御メモリ５からの読出出力が外部アクセス用デー
タバスＤＡＴＡ上に出力されるか、を確認の意味で図２
により説明すれば以下のようである。
Ａからの上位側３ビット（ＤＡＴＡ１３〜１５）と自己
選択データＩＤＩ０〜２との関係によって拡張ビットが
如何に発生されるか、また、外部アクセス用アドレスバ
スＡＤＤＲからの上位側３ビット（ＡＤＤＲ１３〜１５
）と自己選択データＩＤＯ０〜２との関係によって制御
メモリ５が如何にアクセス可能状態（チップイネーブル
状態）におかれるか、更に拡張ビットの状態によって如
何に制御メモリ５からの読出出力が外部アクセス用デー
タバスＤＡＴＡ上に出力されるか、を確認の意味で図２
により説明すれば以下のようである。
【００２１】即ち、図２からも判るように、制御メモリ
５に対し何等かのアクセスを行う場合には、ＡＤＤＲ１
３〜１５とＩＤＯ０〜２とが一致していることが前提条
件となっている。この前提条件の下に制御メモリ５に対
し書込みが行われる際（書込／読出モード制御信号Ｒ／
Ｗが書込モードにある場合）には、ＤＡＴＡ１３〜１５
とＩＤＩ０〜２とが一致している場合は拡張ビットは“
１”として、一致していない場合には“０”として発生
されたうえ、制御メモリ５に書込まれるものであること
が判る。また、制御メモリ５からの読出が行われる際（
書込／読出モード制御信号Ｒ／Ｗが読出モードにある場
合）は、制御メモリ５より読み出された拡張ビットが“
１”の場合のみ、読出出力が結果的に外部アクセス用デ
ータバスＤＡＴＡ上に出力され、それが“０”の場合に
はトライステートバッファ１０は高出力インピーダンス
状態におかれ、外部アクセス用データバスＤＡＴＡは他
の制御メモリから低出力インピーダンスで出力された読
出データによって占められる結果、読出出力は結果的に
外部アクセス用データバスＤＡＴＡ上に出力され得ない
ものであることが判る。
５に対し何等かのアクセスを行う場合には、ＡＤＤＲ１
３〜１５とＩＤＯ０〜２とが一致していることが前提条
件となっている。この前提条件の下に制御メモリ５に対
し書込みが行われる際（書込／読出モード制御信号Ｒ／
Ｗが書込モードにある場合）には、ＤＡＴＡ１３〜１５
とＩＤＩ０〜２とが一致している場合は拡張ビットは“
１”として、一致していない場合には“０”として発生
されたうえ、制御メモリ５に書込まれるものであること
が判る。また、制御メモリ５からの読出が行われる際（
書込／読出モード制御信号Ｒ／Ｗが読出モードにある場
合）は、制御メモリ５より読み出された拡張ビットが“
１”の場合のみ、読出出力が結果的に外部アクセス用デ
ータバスＤＡＴＡ上に出力され、それが“０”の場合に
はトライステートバッファ１０は高出力インピーダンス
状態におかれ、外部アクセス用データバスＤＡＴＡは他
の制御メモリから低出力インピーダンスで出力された読
出データによって占められる結果、読出出力は結果的に
外部アクセス用データバスＤＡＴＡ上に出力され得ない
ものであることが判る。
【００２２】図３はまた、以上の構成の時間スイッチを
４個含む大規模時分割通話路の一例での構成を示したも
のである。これによる場合、時間スイッチ３０１，３０
２，３０３，３０４は共通の外部アクセス用データバス
および外部アクセス用アドレスバスに並列的にマルチ接
続せしめられ、時間スイッチマトリックスとして構成さ
れたうえ、通話路制御回路に収容されたものとなってい
る。但し、本例での時間スイッチ３０１，３０２，３０
３，３０４では通話データ出力用にＡＮＤ回路が使用さ
れていることから、ＯＲ回路４０１，４０２が通話デー
タ論理和用に必要となっている。
４個含む大規模時分割通話路の一例での構成を示したも
のである。これによる場合、時間スイッチ３０１，３０
２，３０３，３０４は共通の外部アクセス用データバス
および外部アクセス用アドレスバスに並列的にマルチ接
続せしめられ、時間スイッチマトリックスとして構成さ
れたうえ、通話路制御回路に収容されたものとなってい
る。但し、本例での時間スイッチ３０１，３０２，３０
３，３０４では通話データ出力用にＡＮＤ回路が使用さ
れていることから、ＯＲ回路４０１，４０２が通話デー
タ論理和用に必要となっている。
【００２３】ここで、その通話路全体としての動作につ
いて簡単ながら説明すれば、時間スイッチマトリックス
を構成している時間スイッチ３０１，３０２，３０３，
３０４各々での自己選択データＩＤＩ０〜２，ＩＤＯ０
〜２を便宜上、（ＩＤＩ０〜２，ＩＤＯ０〜２）で表現
することとして、それぞれ（０００，０００）、（００
０，００１）、（００１，０００）、（００１，００１
）とする。さて、入力ハイウェイ１０１上のタイムスロ
ット（チャネルと同義）Ｔ１における通話データＤＡ１
を、出力ハイウェイ２０２上のタイムスロットＴ２に挿
入接続する場合を想定すれば、時間スイッチ３０２でタ
イムスロット変換を行なえばよいことが判る。したがっ
て、通話路制御回路１１よりマルチ接続された全ての時
間スイッチ３０１，３０２，３０３，３０４に対し、Ｄ
ＡＴＡ１３〜１５＝０００、ＡＤＤＲ１３〜１５＝００
１としたうえ、それら時間スイッチ３０１，３０２，３
０３，３０４各々における制御メモリのアドレスＴ２に
通話データ読出用アドレスデータＴ１を書込むように書
込アクセスすれば、時間スイッチ３０２における制御メ
モリにはそのデ−タとともに、拡張ビットが“１”とし
て書込まれ、また、時間スイッチ３０４における制御メ
モリにはそのデ−タとともに、拡張ビットが“０”とし
て書込まれるものである。さて、入力ハイウェイ１０１
上のタイムスロットＴ１での通話デ−タＤＡ１は既述の
カウンタ出力を書込アドレスとして、時間スイッチ３０
１，３０２各々における通話路メモリのアドレスＴ１に
書込まれた後、制御メモリからの通話データ読出用アド
レスデータＴ１に従って読み出されるが、その際拡張ビ
ットが“１”に設定されている時間スイッチ３０２から
のみタイムスロットＴ２に通話デ−タＤＡ１が読み出さ
れ、拡張ビットが“０”に設定されている時間スイッチ
３０４からはタイムスロットＴ２にデータとして“０”
が出力されることになる。よって、時間スイッチ３０２
，３０４各々からの読出出力をＯＲ回路４０２で論理和
するようにすれば、出力ハイウェイ２０１上のタイムス
ロットＴ２には通話デ−タＤＡ１が挿入されるものであ
る。なお、本例での通話路は４個の時間スイッチより構
成されているが、自己選択データＩＤＩ０〜２，ＩＤＯ
０〜２が３ビットとして構成される場合には、最大８×
８個の時間スイッチよりなるマトリックスまで拡大可能
であり、また、そのビット数を増やすことによっては、
より大規模なマトリックスが構成可能となっている。
いて簡単ながら説明すれば、時間スイッチマトリックス
を構成している時間スイッチ３０１，３０２，３０３，
３０４各々での自己選択データＩＤＩ０〜２，ＩＤＯ０
〜２を便宜上、（ＩＤＩ０〜２，ＩＤＯ０〜２）で表現
することとして、それぞれ（０００，０００）、（００
０，００１）、（００１，０００）、（００１，００１
）とする。さて、入力ハイウェイ１０１上のタイムスロ
ット（チャネルと同義）Ｔ１における通話データＤＡ１
を、出力ハイウェイ２０２上のタイムスロットＴ２に挿
入接続する場合を想定すれば、時間スイッチ３０２でタ
イムスロット変換を行なえばよいことが判る。したがっ
て、通話路制御回路１１よりマルチ接続された全ての時
間スイッチ３０１，３０２，３０３，３０４に対し、Ｄ
ＡＴＡ１３〜１５＝０００、ＡＤＤＲ１３〜１５＝００
１としたうえ、それら時間スイッチ３０１，３０２，３
０３，３０４各々における制御メモリのアドレスＴ２に
通話データ読出用アドレスデータＴ１を書込むように書
込アクセスすれば、時間スイッチ３０２における制御メ
モリにはそのデ−タとともに、拡張ビットが“１”とし
て書込まれ、また、時間スイッチ３０４における制御メ
モリにはそのデ−タとともに、拡張ビットが“０”とし
て書込まれるものである。さて、入力ハイウェイ１０１
上のタイムスロットＴ１での通話デ−タＤＡ１は既述の
カウンタ出力を書込アドレスとして、時間スイッチ３０
１，３０２各々における通話路メモリのアドレスＴ１に
書込まれた後、制御メモリからの通話データ読出用アド
レスデータＴ１に従って読み出されるが、その際拡張ビ
ットが“１”に設定されている時間スイッチ３０２から
のみタイムスロットＴ２に通話デ−タＤＡ１が読み出さ
れ、拡張ビットが“０”に設定されている時間スイッチ
３０４からはタイムスロットＴ２にデータとして“０”
が出力されることになる。よって、時間スイッチ３０２
，３０４各々からの読出出力をＯＲ回路４０２で論理和
するようにすれば、出力ハイウェイ２０１上のタイムス
ロットＴ２には通話デ−タＤＡ１が挿入されるものであ
る。なお、本例での通話路は４個の時間スイッチより構
成されているが、自己選択データＩＤＩ０〜２，ＩＤＯ
０〜２が３ビットとして構成される場合には、最大８×
８個の時間スイッチよりなるマトリックスまで拡大可能
であり、また、そのビット数を増やすことによっては、
より大規模なマトリックスが構成可能となっている。
【００２４】
【発明の効果】以上、説明したように、請求項１による
場合は、大規模通話路として構成される場合に、時間ス
イッチ各々における制御メモリ上での通話データ読出用
アドレスおよび拡張ビットに対する外部からの更新、そ
の制御メモリからの通話データ読出用アドレスの外部へ
の読出が容易とされ、また、請求項２による場合には、
大規模通話路として構成される場合に、時間スイッチ各
々における通話路メモリからの読出データが、出力ハイ
ウェイ上でワイヤードオア可とされ、しかも通話路全体
での消費電力が抑制可とされ、更に請求項３によれば、
大規模通話路として構成される場合に、制御メモリ上で
の通話データ読出用アドレスおよび拡張ビットに対する
外部からの更新、その制御メモリからの通話データ読出
用アドレスの外部への読出が容易とされ、しかも通話路
メモリからの読出データが、出力ハイウェイ上でワイヤ
ードオア可とされ、更に通話路全体での消費電力が抑制
可とされた時間スイッチが得られるものとなっている。
場合は、大規模通話路として構成される場合に、時間ス
イッチ各々における制御メモリ上での通話データ読出用
アドレスおよび拡張ビットに対する外部からの更新、そ
の制御メモリからの通話データ読出用アドレスの外部へ
の読出が容易とされ、また、請求項２による場合には、
大規模通話路として構成される場合に、時間スイッチ各
々における通話路メモリからの読出データが、出力ハイ
ウェイ上でワイヤードオア可とされ、しかも通話路全体
での消費電力が抑制可とされ、更に請求項３によれば、
大規模通話路として構成される場合に、制御メモリ上で
の通話データ読出用アドレスおよび拡張ビットに対する
外部からの更新、その制御メモリからの通話データ読出
用アドレスの外部への読出が容易とされ、しかも通話路
メモリからの読出データが、出力ハイウェイ上でワイヤ
ードオア可とされ、更に通話路全体での消費電力が抑制
可とされた時間スイッチが得られるものとなっている。
【００２５】請求項４による場合はまた、そのような時
間スイッチによって大規模通話路が構成される際での時
間スイッチ集合体としての時間スイッチマトリックスが
、更に請求項５による場合には、そのような時間スイッ
チマトリックスを含む時分割通話路が、更にまた、請求
項６による場合は、そのような時分割通話路を具備して
なる時分割ディジタル電子交換機がそれぞれ得られるも
のとなっている。
間スイッチによって大規模通話路が構成される際での時
間スイッチ集合体としての時間スイッチマトリックスが
、更に請求項５による場合には、そのような時間スイッ
チマトリックスを含む時分割通話路が、更にまた、請求
項６による場合は、そのような時分割通話路を具備して
なる時分割ディジタル電子交換機がそれぞれ得られるも
のとなっている。
【図１】図１は、本発明による時間スイッチの一例での
構成を示す図である。
構成を示す図である。
【図２】図２は、本発明に係る自己選択データの機能を
説明するための図である。
説明するための図である。
【図３】図３は、本発明による時間スイッチを複数含む
大規模通話路の一例での構成を示す図である。
大規模通話路の一例での構成を示す図である。
【図４】図４は、時間スイッチの基本的な構成を示す図
である。
である。
【図５】図５は、従来技術に係る、基本的な時間スイッ
チを用いた大規模通話路の一例での構成を示す図である
。
チを用いた大規模通話路の一例での構成を示す図である
。
【図６】図６は、制御メモリに拡張ビットを持つ、従来
技術に係る時間スイッチの一例での構成を示す図である
。
技術に係る時間スイッチの一例での構成を示す図である
。
１…入力ハイウェイ、２…出力ハイウェイ、３…通話路
メモリ、４…カウンタ、５…制御メモリ、６，７…セレ
クタ、８，９…比較器、１０…トライステ−トバッファ
、１１，１２…ＡＮＤ回路、１０１，１０２…入力ハイ
ウェイ、２０１，２０２…出力ハイウェイ、３０１〜３
０４…時間スイッチ、４０１，４０２…ＯＲ回路、５０
１…通話路制御回路
メモリ、４…カウンタ、５…制御メモリ、６，７…セレ
クタ、８，９…比較器、１０…トライステ−トバッファ
、１１，１２…ＡＮＤ回路、１０１，１０２…入力ハイ
ウェイ、２０１，２０２…出力ハイウェイ、３０１〜３
０４…時間スイッチ、４０１，４０２…ＯＲ回路、５０
１…通話路制御回路
Claims (6)
- 【請求項１】 所定周期でカウント値が更新されるカ
ウンタと、該カウンタからのカウント値を読出アドレス
として、更新可として記憶されている通話データ読出用
アドレスが対としての拡張ビットとともに所定周期で外
部に順次読み出される制御メモリと、該制御メモリから
の通話データ読出用アドレスを読出アドレス、上記カウ
ンタからのカウント値を書込アドレスとして、入力ハイ
ウェイからのフレーム形式通話データのシーケンシャル
書込・出力ハイウェイへのフレーム形式通話データのラ
ンダム読出が行われる通話路メモリとを含む時間スイッ
チへのアクセス方法であって、制御メモリ上での通話デ
ータ読出用アドレスおよび拡張ビットの更新、該通話デ
ータ読出用アドレスの外部アクセス用データバス上への
読出を、外部アクセス用アドレスバスからのアドレスデ
ータ、外部アクセス用データバスからの書込データによ
って行うに際し、該アドレスバス上の１以上のビットデ
ータが該制御メモリの自己選択データに一致した場合の
み該制御メモリに対する外部アクセスを許容し、通話デ
ータ読出用アドレスおよび拡張ビットの更新に際しては
、外部アクセス用データバス上の１以上のビットデータ
と該制御メモリの自己選択データとの比較結果を拡張ビ
ットとして、書込データとしての通話データ読出用アド
レスと対にして記憶せしめる一方、通話データ読出用ア
ドレスの外部アクセス用データバス上への読出に際して
は、制御メモリより読み出される通話データ読出用アド
レスは、該アドレスと対にして同時に読み出される拡張
ビットにもとづき、該時間スイッチ以外の時間スイッチ
から読み出される通話データ読出用アドレスとの間で、
外部アクセス用データバス上でワイヤードオア可なもの
として出力制御されるようにした時間スイッチへのアク
セス方法。 - 【請求項２】 所定周期でカウント値が更新されるカ
ウンタと、該カウンタからのカウント値を読出アドレス
として、更新可として記憶されている通話データ読出用
アドレスが対としての拡張ビットとともに所定周期で外
部に順次読み出される制御メモリと、該制御メモリから
の通話データ読出用アドレスを読出アドレス、上記カウ
ンタからのカウント値を書込アドレスとして、入力ハイ
ウェイからのフレーム形式通話データのシーケンシャル
書込・出力ハイウェイへのフレーム形式通話データのラ
ンダム読出が行われる通話路メモリとを含む時間スイッ
チにおける通話路メモリへの読出アクセス方法であって
、制御メモリより、該メモリに更新可として、かつ対と
して記憶されている通話データ読出用アドレスおよび拡
張ビットを所定アドレス順にシーケンシャルに順次読み
出したうえ、該通話データ読出用アドレスにもとづき通
話路メモリを読出アクセスする際、同時に読み出された
拡張ビットにもとづき該通話路メモリにおける読出動作
の可否を制御する一方、該拡張ビットをゲート制御信号
として、該通話路メモリから読み出された通話データは
、該時間スイッチ以外の時間スイッチにおける通話路メ
モリから読み出された通話データとの間で、出力ハイウ
ェイ上でワイヤードオア可なものとしてゲート出力制御
されるようにした通話路メモリへの読出アクセス方法。 - 【請求項３】 所定周期でカウント値が更新されるカ
ウンタと、該カウンタからのカウント値を読出アドレス
として、更新可として記憶されている通話データ読出用
アドレスが対としての拡張ビットとともに所定周期で外
部に順次読み出される制御メモリと、該制御メモリから
の通話データ読出用アドレスを読出アドレス、上記カウ
ンタからのカウント値を書込アドレスとして、入力ハイ
ウェイからのフレーム形式通話データのシーケンシャル
書込・出力ハイウェイへのフレーム形式通話データのラ
ンダム読出が行われる通話路メモリとを含む時間スイッ
チであって、制御メモリ周辺に、外部アクセス用アドレ
スバス上の１以上のビットデータと該制御メモリの自己
選択データとを比較し、該比較結果にもとづき該制御メ
モリに対する外部からのアクセスの可否を制御する比較
器と、外部アクセス用データバス上の１以上のビットデ
ータと該制御メモリの自己選択データとを比較し、該比
較結果を該制御メモリへの書込拡張ビットとして発生す
る比較器と、該制御メモリからの拡張ビットをゲート制
御信号として、該制御メモリより読み出される通話デー
タ読出用アドレスを、該時間スイッチ以外の時間スイッ
チにおける制御メモリより読み出される通話データ読出
用アドレスとの間で、外部アクセス用データバス上でワ
イヤードオア可なものとしてゲート出力制御するゲート
素子とを設ける一方、制御メモリからの拡張ビットが読
出動作可否制御信号として入力されている通話路メモリ
周辺には、該拡張ビットをゲート制御信号として、該通
話路メモリから読み出される通話データを、該時間スイ
ッチ以外の時間スイッチにおける通話路メモリより読み
出される通話データとの間で、出力ハイウェイ上でワイ
ヤードオアを可能ならしめるゲート素子が設けられてな
る時間スイッチ。 - 【請求項４】 所定周期でカウント値が更新されるカ
ウンタと、該カウンタからのカウント値を読出アドレス
として、更新可として記憶されている通話データ読出用
アドレスが対としての拡張ビットとともに所定周期で外
部に順次読み出される制御メモリと、該制御メモリから
の通話データ読出用アドレスを読出アドレス、上記カウ
ンタからのカウント値を書込アドレスとして、入力ハイ
ウェイからのフレーム形式通話データのシーケンシャル
書込・出力ハイウェイへのフレーム形式通話データのラ
ンダム読出が行われる通話路メモリとを含むようにして
なり、制御メモリ周辺に、外部アクセス用アドレスバス
上の１以上のビットデータと該制御メモリの自己選択デ
ータとを比較し、該比較結果にもとづき該制御メモリに
対する外部からのアクセスの可否を制御する比較器と、
外部アクセス用データバス上の１以上のビットデータと
該制御メモリの自己選択データとを比較し、該比較結果
を該制御メモリへの書込拡張ビットとして発生する比較
器と、該制御メモリからの拡張ビットをゲート制御信号
として、該制御メモリより読み出される通話データ読出
用アドレスを、該時間スイッチ以外の時間スイッチにお
ける制御メモリより読み出される通話データ読出用アド
レスとの間で、外部アクセス用データバス上でワイヤー
ドオア可なものとしてゲート出力制御するゲート素子を
設ける一方、制御メモリからの拡張ビットが読出動作可
否制御信号として入力されている通話路メモリ周辺には
、該拡張ビットをゲート制御信号として、該通話路メモ
リから読み出される通話データを、該時間スイッチ以外
の時間スイッチにおける通話路メモリより読み出される
通話データとの間で、出力ハイウェイ上でワイヤードオ
アを可能ならしめるゲート素子が設けられてなる時間ス
イッチ各々を、各時間スイッチ共通の外部アクセス用デ
ータバスおよび外部アクセス用アドレスバスに並列的、
かつマトリックス状にマルチ接続せしめてなる時間スイ
ッチマトリックス。 - 【請求項５】 所定周期でカウント値が更新されるカ
ウンタと、該カウンタからのカウント値を読出アドレス
として、更新可として記憶されている通話データ読出用
アドレスが対としての拡張ビットとともに所定周期で外
部に順次読み出される制御メモリと、該制御メモリから
の通話データ読出用アドレスを読出アドレス、上記カウ
ンタからのカウント値を書込アドレスとして、入力ハイ
ウェイからのフレーム形式通話データのシーケンシャル
書込・出力ハイウェイへのフレーム形式通話データのラ
ンダム読出が行われる通話路メモリとを含むようにして
なり、制御メモリ周辺に、外部アクセス用アドレスバス
上の１以上のビットデータと該制御メモリの自己選択デ
ータとを比較し、該比較結果にもとづき該制御メモリに
対する外部からのアクセスの可否を制御する比較器と、
外部アクセス用データバス上の１以上のビットデータと
該制御メモリの自己選択データとを比較し、該比較結果
を該制御メモリへの書込拡張ビットとして発生する比較
器と、該制御メモリからの拡張ビットをゲート制御信号
として、該制御メモリより読み出される通話データ読出
用アドレスを、該時間スイッチ以外の時間スイッチにお
ける制御メモリより読み出される通話データ読出用アド
レスとの間で、外部アクセス用データバス上でワイヤー
ドオア可なものとしてゲート出力制御するゲート素子を
設ける一方、制御メモリからの拡張ビットが読出動作可
否制御信号として入力されている通話路メモリ周辺には
、該拡張ビットをゲート制御信号として、該通話路メモ
リから読み出される通話データを、該時間スイッチ以外
の時間スイッチにおける通話路メモリより読み出される
通話データとの間で、出力ハイウェイ上でワイヤードオ
アを可能ならしめるゲート素子が設けられてなる時間ス
イッチ各々を、各時間スイッチ共通の外部アクセス用デ
ータバスおよび外部アクセス用アドレスバスに並列的、
かつマトリックス状にマルチ接続せしめ、通話路制御回
路に収容せしめるようにした時分割通話路。 - 【請求項６】 所定周期でカウント値が更新されるカ
ウンタと、該カウンタからのカウント値を読出アドレス
として、更新可として記憶されている通話データ読出用
アドレスが対としての拡張ビットとともに所定周期で外
部に順次読み出される制御メモリと、該制御メモリから
の通話データ読出用アドレスを読出アドレス、上記カウ
ンタからのカウント値を書込アドレスとして、入力ハイ
ウェイからのフレーム形式通話データのシーケンシャル
書込・出力ハイウェイへのフレーム形式通話データのラ
ンダム読出が行われる通話路メモリとを含むようにして
なり、制御メモリ周辺に、外部アクセス用アドレスバス
上の１以上のビットデータと該制御メモリの自己選択デ
ータとを比較し、該比較結果にもとづき該制御メモリに
対する外部からのアクセスの可否を制御する比較器と、
外部アクセス用データバス上の１以上のビットデータと
該制御メモリの自己選択データとを比較し、該比較結果
を該制御メモリへの書込拡張ビットとして発生する比較
器と、該制御メモリからの拡張ビットをゲート制御信号
として、該制御メモリより読み出される通話データ読出
用アドレスを、該時間スイッチ以外の時間スイッチにお
ける制御メモリより読み出される通話データ読出用アド
レスとの間で、外部アクセス用データバス上でワイヤー
ドオア可なものとしてゲート出力制御するゲート素子を
設ける一方、制御メモリからの拡張ビットが読出動作可
否制御信号として入力されている通話路メモリ周辺には
、該拡張ビットをゲート制御信号として、該通話路メモ
リから読み出される通話データを、該時間スイッチ以外
の時間スイッチにおける通話路メモリより読み出される
通話データとの間で、出力ハイウェイ上でワイヤードオ
アを可能ならしめるゲート素子が設けられてなる時間ス
イッチ各々を、各時間スイッチ共通の外部アクセス用デ
ータバスおよび外部アクセス用アドレスバスに並列的、
かつマトリックス状にマルチ接続せしめ、通話路制御回
路に収容せしめるようにした時分割通話路を具備してな
る時分割ディジタル電子交換機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2827791A JP2908890B2 (ja) | 1991-02-22 | 1991-02-22 | 大規模通話路、並びに制御メモリ各々へのアクセス方法と通話路メモリ各々への読出アクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2827791A JP2908890B2 (ja) | 1991-02-22 | 1991-02-22 | 大規模通話路、並びに制御メモリ各々へのアクセス方法と通話路メモリ各々への読出アクセス方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04267698A true JPH04267698A (ja) | 1992-09-24 |
| JP2908890B2 JP2908890B2 (ja) | 1999-06-21 |
Family
ID=12244097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2827791A Expired - Fee Related JP2908890B2 (ja) | 1991-02-22 | 1991-02-22 | 大規模通話路、並びに制御メモリ各々へのアクセス方法と通話路メモリ各々への読出アクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908890B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995020302A1 (en) * | 1994-01-19 | 1995-07-27 | Telefonaktiebolaget Lm Ericsson | Power reduction in time-space switches |
| US7512020B2 (en) * | 2005-01-10 | 2009-03-31 | Samsung Electronics Co., Ltd. | Nonvolatile memory device with load-free wired-OR structure and an associated driving method |
| US7542366B2 (en) | 2005-01-17 | 2009-06-02 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device with wired-or structure blocking data transmission from defective page buffer |
-
1991
- 1991-02-22 JP JP2827791A patent/JP2908890B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995020302A1 (en) * | 1994-01-19 | 1995-07-27 | Telefonaktiebolaget Lm Ericsson | Power reduction in time-space switches |
| US5617414A (en) * | 1994-01-19 | 1997-04-01 | Telefonaktiebolaget Lm Ericsson | Power reduction in time-space switches |
| AU685583B2 (en) * | 1994-01-19 | 1998-01-22 | Telefonaktiebolaget Lm Ericsson (Publ) | Power reduction in time-space switches |
| US7512020B2 (en) * | 2005-01-10 | 2009-03-31 | Samsung Electronics Co., Ltd. | Nonvolatile memory device with load-free wired-OR structure and an associated driving method |
| US8027201B2 (en) | 2005-01-10 | 2011-09-27 | Samsung Electronics Co., Ltd. | Nonvolatile memory device with load-free wired-or structure and an associated driving method |
| US7542366B2 (en) | 2005-01-17 | 2009-06-02 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device with wired-or structure blocking data transmission from defective page buffer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2908890B2 (ja) | 1999-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2642671B2 (ja) | ディジタルクロスバースイッチ | |
| JPH06290585A (ja) | デュアルポートメモリ | |
| CA1207916A (en) | Cmos multiport general purpose register | |
| EP0367995B1 (en) | Vector data transfer controller | |
| JPH04267698A (ja) | 大規模通話路、並びに制御メモリ各々へのアクセス方法と通話路メモリ各々への読出アクセス方法 | |
| US3906458A (en) | Odd-sized memory having a plurality of even-sized storage elements of the same capacity | |
| JP2999877B2 (ja) | 時間スイッチへのアクセス方法、通話路メモリへの書込アクセス方法、通話路メモリへの読出アクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機 | |
| US5506747A (en) | Provision of FIFO buffer in RAM | |
| JP2550868B2 (ja) | 通信制御ｌｓｉ | |
| JPH06133380A (ja) | 時間スイッチのアクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機 | |
| JP2002278836A (ja) | キャッシュメモリ | |
| JPS5927624A (ja) | 論理変更可能な集積回路 | |
| JP2534652B2 (ja) | 半導体集積回路 | |
| JP2613963B2 (ja) | データ入出力装置 | |
| JP2623519B2 (ja) | 時間スイツチ回路 | |
| JP2697420B2 (ja) | データ書込み装置 | |
| JPH0831276B2 (ja) | 半導体メモリ | |
| JP2560053B2 (ja) | 裁定回路 | |
| JPH0465738A (ja) | メモリ装置 | |
| JPH0368046A (ja) | メモリアクセス方式 | |
| JPS6379133A (ja) | プログラムの不正使用防止方式 | |
| JPS60241396A (ja) | 時間スイツチモジユ−ル | |
| JPH06266647A (ja) | アドレスバス拡張装置 | |
| JP2001103585A (ja) | 時間スイッチ | |
| JP2004185732A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |