JPH06133380A - 時間スイッチのアクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機 - Google Patents
時間スイッチのアクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機Info
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- JPH06133380A JPH06133380A JP15650392A JP15650392A JPH06133380A JP H06133380 A JPH06133380 A JP H06133380A JP 15650392 A JP15650392 A JP 15650392A JP 15650392 A JP15650392 A JP 15650392A JP H06133380 A JPH06133380 A JP H06133380A
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 通話路メモリを低消費電力化し、制御メモリ
の拡張ビットを含むデータ更新を容易化する時間スイッ
チのアクセス方法と時間スイッチ、並びに時間スイッチ
マトリックスとこれを使用する時分割通話路、時分割デ
ィジタル電子交換機を提供する。 【構成】 制御メモリ５が格納する書込アドレスと拡張
ビットとにより通話路メモリ３へ通話データの書込動作
を制御し、カウンタ４からの読出アドレスにより通話デ
ータを通話路メモリ３から出力ハイウェイ２へ出力する
場合には、拡張ビットメモリ１３からの拡張ビットによ
りメモリ３の読出動作を制御し、また、通話路メモリ３
からの読出データをハイウェイ２上でワイヤードオアし
て出力制御し、比較機８、９により自己選択データＩＤ
Ｉ０〜２，ＩＤＯ０〜２から拡張ビットを発生してメモ
リ５の読出／書込アクセスを行なう。
の拡張ビットを含むデータ更新を容易化する時間スイッ
チのアクセス方法と時間スイッチ、並びに時間スイッチ
マトリックスとこれを使用する時分割通話路、時分割デ
ィジタル電子交換機を提供する。 【構成】 制御メモリ５が格納する書込アドレスと拡張
ビットとにより通話路メモリ３へ通話データの書込動作
を制御し、カウンタ４からの読出アドレスにより通話デ
ータを通話路メモリ３から出力ハイウェイ２へ出力する
場合には、拡張ビットメモリ１３からの拡張ビットによ
りメモリ３の読出動作を制御し、また、通話路メモリ３
からの読出データをハイウェイ２上でワイヤードオアし
て出力制御し、比較機８、９により自己選択データＩＤ
Ｉ０〜２，ＩＤＯ０〜２から拡張ビットを発生してメモ
リ５の読出／書込アクセスを行なう。
Description
【０００１】
【産業上の利用分野】本発明は時分割通話路と時分割デ
ィジタル電子交換機に関わり、とくに通話路メモリの低
消費電力化や制御メモリにおける拡張ビットを含むデー
タ更新方法等を改善する時間スイッチのアクセス方法、
時間スイッチ、時間スイッチマトリックス、時分割通話
路および時分割ディジタル電子交換機等に関する。
ィジタル電子交換機に関わり、とくに通話路メモリの低
消費電力化や制御メモリにおける拡張ビットを含むデー
タ更新方法等を改善する時間スイッチのアクセス方法、
時間スイッチ、時間スイッチマトリックス、時分割通話
路および時分割ディジタル電子交換機等に関する。
【０００２】
【従来の技術】時分割ディジタル電子交換機の通話路は
一般的に図３に示すような時間スイッチを複数用いて構
成されている。図３において、入力ハイウェイ１からの
書込デ−タ（フレーム形式の通話データ）ＤＡＷと読出
デ−タ（フレーム形式の通話データ）ＤＡＲのランダム
書込・シーケンシャル読出等は通話路メモリ３により行
われる。すなわち、入力ハイウェイ１からの書込デ−タ
ＤＡＷ４は、制御メモリ５から読み出されセレクタ６を
介して送られる書込アドレスＡＤＷにより通話路メモリ
３に書き込まれる。なお、書込アドレスＡＤＷはカウン
タ４からのシ−ケンシャル読出アドレスにより制御メモ
リ５から読み出される。
一般的に図３に示すような時間スイッチを複数用いて構
成されている。図３において、入力ハイウェイ１からの
書込デ−タ（フレーム形式の通話データ）ＤＡＷと読出
デ−タ（フレーム形式の通話データ）ＤＡＲのランダム
書込・シーケンシャル読出等は通話路メモリ３により行
われる。すなわち、入力ハイウェイ１からの書込デ−タ
ＤＡＷ４は、制御メモリ５から読み出されセレクタ６を
介して送られる書込アドレスＡＤＷにより通話路メモリ
３に書き込まれる。なお、書込アドレスＡＤＷはカウン
タ４からのシ−ケンシャル読出アドレスにより制御メモ
リ５から読み出される。
【０００３】また、通話路メモリ３からの読出デ−タＤ
ＡＲはカウンタ４からセレクタ６を介し供給される読出
アドレスにより読み出され出力ハイウェイ２上に出力さ
れる。上記書込・読出においては、書込アドレスＡＤＷ
と読出アドレスＡＤＲの順序を制御することにより、通
話路メモリ３をタイムスロット変換を行なう時間スイッ
チとして機能させることができる。
ＡＲはカウンタ４からセレクタ６を介し供給される読出
アドレスにより読み出され出力ハイウェイ２上に出力さ
れる。上記書込・読出においては、書込アドレスＡＤＷ
と読出アドレスＡＤＲの順序を制御することにより、通
話路メモリ３をタイムスロット変換を行なう時間スイッ
チとして機能させることができる。
【０００４】図４は複数個の上記時間スイッチを用いて
構成した大規模通話路のブロック図である。入力ハイウ
ェイ１０１からの書込デ−タＤＡＷ１は時間スイッチ３
０１，３０２により通話路メモリに書き込まれ、読出デ
−タＤＡＲ０１，ＤＡＲ０２が通話路メモリから読みだ
される。上記書き込みは各時間スイッチ内の制御メモリ
からの書込アドレスにより行なわれ、カウンタからの読
出アドレスにより読みだされる。同様に入力ハイウェイ
１０２からの書込デ−タＤＡＷ２は時間スイッチ３０
３，３０４により通話路メモリに書き込まれ、読出デ−
タＤＡＲ０３，ＤＡＲ０４が通話路メモリから読み出さ
れる。
構成した大規模通話路のブロック図である。入力ハイウ
ェイ１０１からの書込デ−タＤＡＷ１は時間スイッチ３
０１，３０２により通話路メモリに書き込まれ、読出デ
−タＤＡＲ０１，ＤＡＲ０２が通話路メモリから読みだ
される。上記書き込みは各時間スイッチ内の制御メモリ
からの書込アドレスにより行なわれ、カウンタからの読
出アドレスにより読みだされる。同様に入力ハイウェイ
１０２からの書込デ−タＤＡＷ２は時間スイッチ３０
３，３０４により通話路メモリに書き込まれ、読出デ−
タＤＡＲ０３，ＤＡＲ０４が通話路メモリから読み出さ
れる。
【０００５】時間スイッチ３０１，３０３からの読出デ
−タＤＡＲ０１，ＤＡＲ０３は、制御メモリ６０１から
の選択信号Ｓ１に応じてセレクタ７０１により選択され
読出デ−タＤＡＲ１として出力ハイウェイ２０１上に出
力される。同様にして、時間スイッチ３０２，３０４か
らの読出デ−タＤＡＲ０２，ＤＡＲ０４は、制御メモリ
６０２からの選択信号Ｓ２に応じてセレクタ７０２より
選択され読出デ−タＤＡＲ２として出力ハイウェイ２０
２上に出力される。上記大規模通話路においては、各時
間スイッチにそれぞれの制御メモリやセレクタ等を外付
けする必要があり、さらに、時間スイッチ数に比例して
制御メモリの並列ビット数を増やす必要が生じるという
問題があった。
−タＤＡＲ０１，ＤＡＲ０３は、制御メモリ６０１から
の選択信号Ｓ１に応じてセレクタ７０１により選択され
読出デ−タＤＡＲ１として出力ハイウェイ２０１上に出
力される。同様にして、時間スイッチ３０２，３０４か
らの読出デ−タＤＡＲ０２，ＤＡＲ０４は、制御メモリ
６０２からの選択信号Ｓ２に応じてセレクタ７０２より
選択され読出デ−タＤＡＲ２として出力ハイウェイ２０
２上に出力される。上記大規模通話路においては、各時
間スイッチにそれぞれの制御メモリやセレクタ等を外付
けする必要があり、さらに、時間スイッチ数に比例して
制御メモリの並列ビット数を増やす必要が生じるという
問題があった。
【０００６】特開昭５９−１５６０９７号公報「時分割
スイッチの出力制御方式」には、図５に示すように、図
３と同様に時間スイッチのシーケンシャル書き込み、ラ
ンダム読みだしを行ない、制御メモリ５から通話路メモ
リ３への読出アドレスＡＤＲに空き塞り管理ビットＳを
付加して、これをＡＮＤ回路７により読出データＤＡＲ
と論理積して出力ハイウェイ２上に出力するようにして
上記の問題を改善することが開示されている。すなわ
ち、空きチャネルに対してＳ＝０、使用状態にあるチャ
ネルに対してＳ＝１に設定し、空きチャネルに対しては
読出データＤＡＲの内容に拘わらずＡＮＤ回路７の出力
を“０”状態にし、複数の時間スイッチ内の各ＡＮＤ回
路７の出力の論理和をとって出力ハイウェイ上に出力す
るようにして、制御メモリの容量やセレクタ等の増加を
防止している。
スイッチの出力制御方式」には、図５に示すように、図
３と同様に時間スイッチのシーケンシャル書き込み、ラ
ンダム読みだしを行ない、制御メモリ５から通話路メモ
リ３への読出アドレスＡＤＲに空き塞り管理ビットＳを
付加して、これをＡＮＤ回路７により読出データＤＡＲ
と論理積して出力ハイウェイ２上に出力するようにして
上記の問題を改善することが開示されている。すなわ
ち、空きチャネルに対してＳ＝０、使用状態にあるチャ
ネルに対してＳ＝１に設定し、空きチャネルに対しては
読出データＤＡＲの内容に拘わらずＡＮＤ回路７の出力
を“０”状態にし、複数の時間スイッチ内の各ＡＮＤ回
路７の出力の論理和をとって出力ハイウェイ上に出力す
るようにして、制御メモリの容量やセレクタ等の増加を
防止している。
【０００７】
【発明が解決しようとする課題】上記特開昭５９−１５
６０９７号公報においては、空き塞りビットＳを用いて
空きチャネルに通話路メモリからの読出データＤＡＲを
空きチャネルに出力することを抑止しているものの、空
きチャネルに対しても通話路メモリからのデータ読出が
行われるので、とくに大規模通話路の場合に全体の消費
電力が過大になることが問題であった。また、大規模通
話路として構成されている場合に、外部から制御メモリ
５へチャネル接続情報を書込み、また、外部へ制御メモ
リ内容を読出すために、アクセスオーダを各時間スイッ
チに個別に発する通話路制御回路が必要となる。
６０９７号公報においては、空き塞りビットＳを用いて
空きチャネルに通話路メモリからの読出データＤＡＲを
空きチャネルに出力することを抑止しているものの、空
きチャネルに対しても通話路メモリからのデータ読出が
行われるので、とくに大規模通話路の場合に全体の消費
電力が過大になることが問題であった。また、大規模通
話路として構成されている場合に、外部から制御メモリ
５へチャネル接続情報を書込み、また、外部へ制御メモ
リ内容を読出すために、アクセスオーダを各時間スイッ
チに個別に発する通話路制御回路が必要となる。
【０００８】本発明の目的は大規模通話路において、
（１）各時間スイッチの制御メモリ上の通話データ書込
用アドレスおよび拡張ビットを外部から更新でき、さら
に通話データ書込用アドレスを外部へ容易に読出すこと
ができる時間スイッチアクセス方法と、（２）各時間ス
イッチにおける通話路メモリからの読出データを出力ハ
イウェイ上でワイヤードオア化することを可能とし、同
時に通話路全体の消費電力を低減することのできる通話
路メモリへの読出アクセス方法と、（３）各時間スイッ
チにおける通話路メモリへの書込データを制御して通話
路全体の消費電力を低減することのできる通話路メモリ
への書込アクセス方法等を提供し、さらに（４）上記の
機能を有する時間スイッチと、複数の時間スイッチをマ
トリックス接続した時間スイッチマトリックスと、時間
スイッチマトリックスを用いた時分割通話路と時分割デ
ィジタル電子交換機を提供することにある。
（１）各時間スイッチの制御メモリ上の通話データ書込
用アドレスおよび拡張ビットを外部から更新でき、さら
に通話データ書込用アドレスを外部へ容易に読出すこと
ができる時間スイッチアクセス方法と、（２）各時間ス
イッチにおける通話路メモリからの読出データを出力ハ
イウェイ上でワイヤードオア化することを可能とし、同
時に通話路全体の消費電力を低減することのできる通話
路メモリへの読出アクセス方法と、（３）各時間スイッ
チにおける通話路メモリへの書込データを制御して通話
路全体の消費電力を低減することのできる通話路メモリ
への書込アクセス方法等を提供し、さらに（４）上記の
機能を有する時間スイッチと、複数の時間スイッチをマ
トリックス接続した時間スイッチマトリックスと、時間
スイッチマトリックスを用いた時分割通話路と時分割デ
ィジタル電子交換機を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、外部アクセス用アドレスバスからのアドレスデータ
と書込データにより、制御メモリ上での通話データ書込
用アドレス、拡張ビットの更新、および外部アクセス用
データバス上への読出を行う際に、該アドレスバス上の
１以上のビットデータが該制御メモリの自己選択データ
に一致した場合に該制御メモリに対する外部アクセスを
許容し、また、上記１以上のビットデータと該制御メモ
リの自己選択データとの比較結果を拡張ビットとして、
書込データとしての通話データ書込用アドレスと対にし
て記憶するようにし、また、通話データ書込用アドレス
を外部アクセス用データバス上に読出すときは、制御メ
モリより読み出した通話データ書込用アドレスと他の時
間スイッチから読み出される通話データ書込用アドレス
とを、該アドレスと対をなす拡張ビットにより外部アク
セス用データバス上でワイヤードオアして出力すように
する。
に、外部アクセス用アドレスバスからのアドレスデータ
と書込データにより、制御メモリ上での通話データ書込
用アドレス、拡張ビットの更新、および外部アクセス用
データバス上への読出を行う際に、該アドレスバス上の
１以上のビットデータが該制御メモリの自己選択データ
に一致した場合に該制御メモリに対する外部アクセスを
許容し、また、上記１以上のビットデータと該制御メモ
リの自己選択データとの比較結果を拡張ビットとして、
書込データとしての通話データ書込用アドレスと対にし
て記憶するようにし、また、通話データ書込用アドレス
を外部アクセス用データバス上に読出すときは、制御メ
モリより読み出した通話データ書込用アドレスと他の時
間スイッチから読み出される通話データ書込用アドレス
とを、該アドレスと対をなす拡張ビットにより外部アク
セス用データバス上でワイヤードオアして出力すように
する。
【００１０】さらに、上記制御メモリが記憶する通話デ
ータ書込用アドレスおよび拡張ビットを読み出して、上
記通話データ書込用アドレスにもとづいて通話路メモリ
の書込アクセスを行ない、上記拡張ビットにもとづいて
該通話路メモリの書込可否を制御するようにする。さら
に、上記カウンタのカウント値である読出アドレスにも
とづいて通話路メモリを読出アクセスし、同時に上記拡
張ビットメモリの拡張ビットにより該通話路メモリにお
ける読出可否を制御し、さらに該拡張ビットにより該通
話路メモリから読み出した通話データと他の時間スイッ
チの通話路メモリから読み出した通話データとを出力ハ
イウェイ上でワイヤードオアして出力するようにする。
ータ書込用アドレスおよび拡張ビットを読み出して、上
記通話データ書込用アドレスにもとづいて通話路メモリ
の書込アクセスを行ない、上記拡張ビットにもとづいて
該通話路メモリの書込可否を制御するようにする。さら
に、上記カウンタのカウント値である読出アドレスにも
とづいて通話路メモリを読出アクセスし、同時に上記拡
張ビットメモリの拡張ビットにより該通話路メモリにお
ける読出可否を制御し、さらに該拡張ビットにより該通
話路メモリから読み出した通話データと他の時間スイッ
チの通話路メモリから読み出した通話データとを出力ハ
イウェイ上でワイヤードオアして出力するようにする。
【００１１】また、外部アクセス用アドレスバス上の１
以上のビットデータと該制御メモリの自己選択データと
を比較する第１と第２の比較器とを備え、第１の比較器
の出力により制御メモリへのアクセス可否を制御し、第
２の比較器の出力を上記制御メモリへの書込拡張ビット
とし、さらに、該制御メモリからの拡張ビットにより該
制御メモリより読み出した通話データ書込用アドレスと
他の時間スイッチの制御メモリより読み出した通話デー
タ書込用アドレスとを外部アクセス用データバス上でワ
イヤードオアするゲート素子を設け、さらに、該拡張ビ
ットメモリからの拡張ビットにより該通話路メモリから
読み出した通話データと他の時間スイッチの通話路メモ
リより読み出した通話データとを出力ハイウェイ上でワ
イヤードオアするゲート素子を設けるようにする。
以上のビットデータと該制御メモリの自己選択データと
を比較する第１と第２の比較器とを備え、第１の比較器
の出力により制御メモリへのアクセス可否を制御し、第
２の比較器の出力を上記制御メモリへの書込拡張ビット
とし、さらに、該制御メモリからの拡張ビットにより該
制御メモリより読み出した通話データ書込用アドレスと
他の時間スイッチの制御メモリより読み出した通話デー
タ書込用アドレスとを外部アクセス用データバス上でワ
イヤードオアするゲート素子を設け、さらに、該拡張ビ
ットメモリからの拡張ビットにより該通話路メモリから
読み出した通話データと他の時間スイッチの通話路メモ
リより読み出した通話データとを出力ハイウェイ上でワ
イヤードオアするゲート素子を設けるようにする。
【００１７】
【実施例】図１は本発明による時間スイッチ実施例のブ
ロック図である。通話路メモリ３は通話データ１フレー
ム分を容量とする複数のメモリにより構成され、フレー
ム周期で書込／読出モードが交互に更新される。通話デ
ータの書込モードにおいては、制御メモリ５からセレク
タ６を介して送られる通話データ書込用アドレスにより
通話路メモリ３に通話データが書き込まれる。
ロック図である。通話路メモリ３は通話データ１フレー
ム分を容量とする複数のメモリにより構成され、フレー
ム周期で書込／読出モードが交互に更新される。通話デ
ータの書込モードにおいては、制御メモリ５からセレク
タ６を介して送られる通話データ書込用アドレスにより
通話路メモリ３に通話データが書き込まれる。
【００１８】制御メモリ５からは上記通話データ書込用
アドレスとともに拡張ビットが読み出されて拡張ビット
メモリ１３へ書き込まれると同時に、拡張ビットはセレ
クタ１４を介してＡＮＤ回路１１によりクロック信号と
論理積がとられる。ＡＮＤ回路１１の出力は通話路メモ
リ３のＣＥ端子に入力され、書込動作の実行可否を制御
する。すなわち、拡張ビットの“１”で書込を許容し、
“０”にて書込を禁止して空きチャネルに対する書込ア
クセスを禁止する。大規模通話路ではこの書込アクセス
禁止により、通話路メモリ３の消費電力を大きく低減す
ることができる。
アドレスとともに拡張ビットが読み出されて拡張ビット
メモリ１３へ書き込まれると同時に、拡張ビットはセレ
クタ１４を介してＡＮＤ回路１１によりクロック信号と
論理積がとられる。ＡＮＤ回路１１の出力は通話路メモ
リ３のＣＥ端子に入力され、書込動作の実行可否を制御
する。すなわち、拡張ビットの“１”で書込を許容し、
“０”にて書込を禁止して空きチャネルに対する書込ア
クセスを禁止する。大規模通話路ではこの書込アクセス
禁止により、通話路メモリ３の消費電力を大きく低減す
ることができる。
【００１９】通話データの読出モードにおいては、カウ
ンタ４からセレクタ６を介して与えられる通話データ読
出用アドレスにより、通話データが通話路メモリ３から
読み出される。上記通話データ読出用アドレスにより拡
張ビットメモリ１３から拡張ビットを読み出して通話デ
ータの読出動作の実行可否を制御する。すなわち、拡張
ビットの“１”で読出しを許容し、“０”にて読出を禁
止して空きチャネルに対する読出アクセスを禁止する。
この空きチャネルに対する読出アクセス禁止により大規
模通話路における消費電力を大きく低減することができ
る。
ンタ４からセレクタ６を介して与えられる通話データ読
出用アドレスにより、通話データが通話路メモリ３から
読み出される。上記通話データ読出用アドレスにより拡
張ビットメモリ１３から拡張ビットを読み出して通話デ
ータの読出動作の実行可否を制御する。すなわち、拡張
ビットの“１”で読出しを許容し、“０”にて読出を禁
止して空きチャネルに対する読出アクセスを禁止する。
この空きチャネルに対する読出アクセス禁止により大規
模通話路における消費電力を大きく低減することができ
る。
【００２０】また、通話データは拡張ビットによりＡＮ
Ｄ回路１２でゲート制御されて出力ハイウェイ２上に出
力される。時間スイッチ群をマトリックス状に配置して
大規模通話路を構成する場合には、ＡＮＤ回路１２出力
を多入力ＯＲ回路を介して出力ハイウェイ上に出力す
る。また、ＡＮＤ回路１２の代りにトライステートのバ
ッファゲートを使用し、その出力インピーダンス状態を
拡張ビットによって制御するようにして、上記多入力Ｏ
Ｒ回路を省略し、出力ハイウェイ２上で各ゲート出力を
ワイヤードオア化することができる。
Ｄ回路１２でゲート制御されて出力ハイウェイ２上に出
力される。時間スイッチ群をマトリックス状に配置して
大規模通話路を構成する場合には、ＡＮＤ回路１２出力
を多入力ＯＲ回路を介して出力ハイウェイ上に出力す
る。また、ＡＮＤ回路１２の代りにトライステートのバ
ッファゲートを使用し、その出力インピーダンス状態を
拡張ビットによって制御するようにして、上記多入力Ｏ
Ｒ回路を省略し、出力ハイウェイ２上で各ゲート出力を
ワイヤードオア化することができる。
【００２１】また、外部アクセス用データバスＤＡＴＡ
（１６ビット構成）、外部アクセス用アドレスバスＡＤ
ＤＲ（１６ビット構成）、および書込／読出モード制御
信号Ｒ／Ｗ等を各時間スイッチに共通に接続することに
より、制御メモリ５への書込／読出を外部の通話路制御
回路からアクセスすることもできる。大規模通話路をマ
トリックス状に配置した時間スイッチ群により構成する
場合には、外部アクセス用アドレスバスＡＤＤＲの所定
ビット（例えば上位３ビット）と各時間スイッチの自己
選択データＩＤＯ０〜ＩＤＯ２とを比較してマトリック
ス列方向、または行方向の複数の時間スイッチを選択し
アクセスする。
（１６ビット構成）、外部アクセス用アドレスバスＡＤ
ＤＲ（１６ビット構成）、および書込／読出モード制御
信号Ｒ／Ｗ等を各時間スイッチに共通に接続することに
より、制御メモリ５への書込／読出を外部の通話路制御
回路からアクセスすることもできる。大規模通話路をマ
トリックス状に配置した時間スイッチ群により構成する
場合には、外部アクセス用アドレスバスＡＤＤＲの所定
ビット（例えば上位３ビット）と各時間スイッチの自己
選択データＩＤＯ０〜ＩＤＯ２とを比較してマトリック
ス列方向、または行方向の複数の時間スイッチを選択し
アクセスする。
【００２２】自己選択データＩＤＯ０〜ＩＤＯ２は各時
間スイッチ毎に予め割り付けられている。比較器９によ
りこれと外部アクセス用アドレスバスＡＤＤＲからの上
位側３ビットとを比較し、ＡＤＤＲの下位側１３ビット
の制御メモリ５の書込／読出アクセスの可否を判定す
る。また、制御メモリ５内の通話データ書込用アドレス
を通話路制御回路からの書込アクセスにより更新する場
合には、拡張ビットも併せて更新する。上記拡張ビット
は比較器８にて発生される。比較器８はバッファゲート
を介して外部アクセス用データバスＤＡＴＡの上位３ビ
ットを受け取り、当該時間スイッチの自己選択データＩ
ＤＩ０〜ＩＤＩ２と比較してその結果を拡張ビットとし
て発生する。
間スイッチ毎に予め割り付けられている。比較器９によ
りこれと外部アクセス用アドレスバスＡＤＤＲからの上
位側３ビットとを比較し、ＡＤＤＲの下位側１３ビット
の制御メモリ５の書込／読出アクセスの可否を判定す
る。また、制御メモリ５内の通話データ書込用アドレス
を通話路制御回路からの書込アクセスにより更新する場
合には、拡張ビットも併せて更新する。上記拡張ビット
は比較器８にて発生される。比較器８はバッファゲート
を介して外部アクセス用データバスＤＡＴＡの上位３ビ
ットを受け取り、当該時間スイッチの自己選択データＩ
ＤＩ０〜ＩＤＩ２と比較してその結果を拡張ビットとし
て発生する。
【００２３】したがって、外部アクセス用データバスＤ
ＡＴＡの下位１３ビットデータは比較器８からの拡張ビ
ット（上位３ビット）と対になって制御メモリ５上の同
一アドレスに書込むことができる。制御メモリ５の記憶
内容を外部の通話路制御回路に読み出す場合には、通話
路制御回路より制御メモリ５に読出アクセスを行って通
話データ書込用アドレスを読み出し、これを外部アクセ
ス用データバスＤＡＴＡを介して送出する。
ＡＴＡの下位１３ビットデータは比較器８からの拡張ビ
ット（上位３ビット）と対になって制御メモリ５上の同
一アドレスに書込むことができる。制御メモリ５の記憶
内容を外部の通話路制御回路に読み出す場合には、通話
路制御回路より制御メモリ５に読出アクセスを行って通
話データ書込用アドレスを読み出し、これを外部アクセ
ス用データバスＤＡＴＡを介して送出する。
【００２４】大規模通話路では、上記通話データ書込用
アドレスをトライステートバッファ１０を介し外部アク
セス用データバスＤＡＴＡ上に出力し、他の時間スイッ
チからの通話データ書込用アドレスとワイヤードオアす
る。このとき、トライステートバッファ１０の出力イン
ピーダンスを拡張ビットにより制御し、必要に応じ拡張
ビットの上位３ビットの中の何れかのビットを通話デー
タ書込用アドレスとともに出力することもできる。ま
た、自己選択データＩＤＩ０〜ＩＤＩ２を上位３ビット
として併せて出力すると、複数の制御メモリへの書込内
容を容易に再現することができる。
アドレスをトライステートバッファ１０を介し外部アク
セス用データバスＤＡＴＡ上に出力し、他の時間スイッ
チからの通話データ書込用アドレスとワイヤードオアす
る。このとき、トライステートバッファ１０の出力イン
ピーダンスを拡張ビットにより制御し、必要に応じ拡張
ビットの上位３ビットの中の何れかのビットを通話デー
タ書込用アドレスとともに出力することもできる。ま
た、自己選択データＩＤＩ０〜ＩＤＩ２を上位３ビット
として併せて出力すると、複数の制御メモリへの書込内
容を容易に再現することができる。
【００２５】次ぎに表１により、外部アクセス用データ
バスＤＡＴＡの上位３ビット（ＤＡＴＡ１３〜１５）と
自己選択データＩＤＩ０〜２より拡張ビットを発生する
手順と、外部アクセス用アドレスバスＡＤＤＲの上位３
ビット（ＡＤＤＲ１３〜１５）と自己選択データＩＤＯ
０〜２より制御メモリ５をアクセス可能状態（チップイ
ネーブル状態）にする手順と、拡張ビットにより制御メ
モリ５の読出出力を外部アクセス用データバスＤＡＴＡ
上に出力する手順を説明する。前述のように制御メモリ
５はＡＤＤＲ１３〜１５とＩＤＯ０〜２との一致により
アクセスされる。
バスＤＡＴＡの上位３ビット（ＤＡＴＡ１３〜１５）と
自己選択データＩＤＩ０〜２より拡張ビットを発生する
手順と、外部アクセス用アドレスバスＡＤＤＲの上位３
ビット（ＡＤＤＲ１３〜１５）と自己選択データＩＤＯ
０〜２より制御メモリ５をアクセス可能状態（チップイ
ネーブル状態）にする手順と、拡張ビットにより制御メ
モリ５の読出出力を外部アクセス用データバスＤＡＴＡ
上に出力する手順を説明する。前述のように制御メモリ
５はＡＤＤＲ１３〜１５とＩＤＯ０〜２との一致により
アクセスされる。
【００２６】書込／読出モード制御信号Ｒ／Ｗが書込モ
ードになると制御メモリ５に書込みが行われる。このと
き、ＤＡＴＡ１３〜１５とＩＤＩ０〜２とが一致すると
拡張ビット“１”が発生され、一致しない場合には
“０”が発生され、制御メモリ５に書込まれる。また、
書込／読出モード制御信号Ｒ／Ｗが読出モードになると
制御メモリ５からの読出が行われる。このとき、制御メ
モリ５より読み出された拡張ビットが“１”であると読
出出力が外部アクセス用データバスＤＡＴＡ上に出力さ
れ、“０”であるとトライステートバッファ１０は高出
力インピーダンス状態にされるので読出出力は外部アク
セス用データバスＤＡＴＡ上に出力されない。このとき
外部アクセス用データバスＤＡＴＡは他の制御メモリか
ら低出力インピーダンスで出力された読出データにより
占めらる。
ードになると制御メモリ５に書込みが行われる。このと
き、ＤＡＴＡ１３〜１５とＩＤＩ０〜２とが一致すると
拡張ビット“１”が発生され、一致しない場合には
“０”が発生され、制御メモリ５に書込まれる。また、
書込／読出モード制御信号Ｒ／Ｗが読出モードになると
制御メモリ５からの読出が行われる。このとき、制御メ
モリ５より読み出された拡張ビットが“１”であると読
出出力が外部アクセス用データバスＤＡＴＡ上に出力さ
れ、“０”であるとトライステートバッファ１０は高出
力インピーダンス状態にされるので読出出力は外部アク
セス用データバスＤＡＴＡ上に出力されない。このとき
外部アクセス用データバスＤＡＴＡは他の制御メモリか
ら低出力インピーダンスで出力された読出データにより
占めらる。
【００２７】図２は図１に示した時間スイッチを４個含
む大規模時分割通話路のブロック図である。時間スイッ
チ３０１〜３０４に外部アクセス用データバスと外部ア
クセス用アドレスバスを共通に接続して時間スイッチマ
トリックス構成としたうえ、通話路制御回路に収容す
る。ここでは時間スイッチ３０１〜３０４の通話データ
出力用にＡＮＤ回路を使用するので、通話データ論理和
用にＯＲ回路４０１，４０２を用いている。便宜上、時
間スイッチ３０１〜３０４それぞれの自己選択データＩ
ＤＩ０〜２，ＩＤＯ０〜２を、（ＩＤＩ０〜２，ＩＤＯ
０〜２）で表現し、それぞれの内容を（０００，００
０）、（０００，００１）、（００１，０００）、（０
０１，００１）とする。
む大規模時分割通話路のブロック図である。時間スイッ
チ３０１〜３０４に外部アクセス用データバスと外部ア
クセス用アドレスバスを共通に接続して時間スイッチマ
トリックス構成としたうえ、通話路制御回路に収容す
る。ここでは時間スイッチ３０１〜３０４の通話データ
出力用にＡＮＤ回路を使用するので、通話データ論理和
用にＯＲ回路４０１，４０２を用いている。便宜上、時
間スイッチ３０１〜３０４それぞれの自己選択データＩ
ＤＩ０〜２，ＩＤＯ０〜２を、（ＩＤＩ０〜２，ＩＤＯ
０〜２）で表現し、それぞれの内容を（０００，００
０）、（０００，００１）、（００１，０００）、（０
０１，００１）とする。
【００２８】一例として、入力ハイウェイ１０１上のタ
イムスロット（チャネル）Ｔ１における通話データＤＡ
１を出力ハイウェイ２０２上のタイムスロットＴ２に挿
入するため、時間スイッチ３０２のタイムスロットを変
換する場合を考える。通話路制御回路１１はＤＡＴＡ１
３〜１５＝０００、ＡＤＤＲ１３〜１５＝００１として
時間スイッチ３０１〜３０４をアクセスし、各時間スイ
ッチの制御メモリアドレスＴ１に通話データ書込用アド
レスデータＴ２を書込むようにする。これにより、時間
スイッチ３０２における制御メモリにはそのデ−タとと
もに、拡張ビット“１”が書込まれ、また、時間スイッ
チ３０４の制御メモリにはそのデ−タとともに、拡張ビ
ット“０”が書込まれる。
イムスロット（チャネル）Ｔ１における通話データＤＡ
１を出力ハイウェイ２０２上のタイムスロットＴ２に挿
入するため、時間スイッチ３０２のタイムスロットを変
換する場合を考える。通話路制御回路１１はＤＡＴＡ１
３〜１５＝０００、ＡＤＤＲ１３〜１５＝００１として
時間スイッチ３０１〜３０４をアクセスし、各時間スイ
ッチの制御メモリアドレスＴ１に通話データ書込用アド
レスデータＴ２を書込むようにする。これにより、時間
スイッチ３０２における制御メモリにはそのデ−タとと
もに、拡張ビット“１”が書込まれ、また、時間スイッ
チ３０４の制御メモリにはそのデ−タとともに、拡張ビ
ット“０”が書込まれる。
【００２９】また、入力ハイウェイ１０１上のタイムス
ロットＴ１の通話デ−タＤＡ１は通話データ書込用アド
レスに従って制御メモリの拡張ビットが“１”である時
間スイッチ３０２の通話路メモリのアドレスＴ２に書込
まれる。同時に制御メモリの通話データ書込用アドレス
を書込アドレスとして拡張ビットメモリのアドレスＴ２
に拡張ビット“１”が書き込まれる。また、入力ハイウ
ェイ１０２上のタイムスロットＴ１の通話デ−タＤＡ２
は制御メモリの拡張ビットが“０”であるため時間スイ
ッチ３０４の通話路メモリのアドレスＴ２には書き込ま
れない。同時に制御メモリの通話データ書込用アドレス
を書込アドレスとして拡張ビットメモリのアドレスＴ２
に拡張ビット“０”が書き込まれる。
ロットＴ１の通話デ−タＤＡ１は通話データ書込用アド
レスに従って制御メモリの拡張ビットが“１”である時
間スイッチ３０２の通話路メモリのアドレスＴ２に書込
まれる。同時に制御メモリの通話データ書込用アドレス
を書込アドレスとして拡張ビットメモリのアドレスＴ２
に拡張ビット“１”が書き込まれる。また、入力ハイウ
ェイ１０２上のタイムスロットＴ１の通話デ−タＤＡ２
は制御メモリの拡張ビットが“０”であるため時間スイ
ッチ３０４の通話路メモリのアドレスＴ２には書き込ま
れない。同時に制御メモリの通話データ書込用アドレス
を書込アドレスとして拡張ビットメモリのアドレスＴ２
に拡張ビット“０”が書き込まれる。
【００３０】次に、カウンタからのカウンタ値の通話デ
ータ読出用アドレスに従って、拡張ビットが“１”の時
間スイッチ３０２からタイムスロットＴ２に通話デ−タ
ＤＡ１が読み出され、拡張ビットが“０”の時間スイッ
チ３０４の通話路メモリのアドレスＴ２からは読み出し
が行われず、タイムスロットＴ２にはデータ“０”が出
力される。よって時間スイッチ３０２，３０４の各読出
出力をＯＲ回路４０２を通すと、出力ハイウェイ２０１
上のタイムスロットＴ２には通話デ−タＤＡ１が挿入さ
れる。
ータ読出用アドレスに従って、拡張ビットが“１”の時
間スイッチ３０２からタイムスロットＴ２に通話デ−タ
ＤＡ１が読み出され、拡張ビットが“０”の時間スイッ
チ３０４の通話路メモリのアドレスＴ２からは読み出し
が行われず、タイムスロットＴ２にはデータ“０”が出
力される。よって時間スイッチ３０２，３０４の各読出
出力をＯＲ回路４０２を通すと、出力ハイウェイ２０１
上のタイムスロットＴ２には通話デ−タＤＡ１が挿入さ
れる。
【００３１】なお、上記実施例の通話路は４個の時間ス
イッチにより構成したが、自己選択データＩＤＩ０〜
２，ＩＤＯ０〜２が３ビットとして構成すると、最大８
×８個の時間スイッチよりなるマトリックスに拡張する
こおでき、さらに、上記ビット数の増加によりマトリッ
クスをさらに大規模化することができる。
イッチにより構成したが、自己選択データＩＤＩ０〜
２，ＩＤＯ０〜２が３ビットとして構成すると、最大８
×８個の時間スイッチよりなるマトリックスに拡張する
こおでき、さらに、上記ビット数の増加によりマトリッ
クスをさらに大規模化することができる。
【００３２】
【発明の効果】本発明により、大規模通話路内の各時間
スイッチ内制御メモリの通話データ読出用アドレスおよ
び拡張ビットに対する外部からの更新、その制御メモリ
からの通話データ読出用アドレスの外部への読出を容易
にすることができる。同時に、各時間スイッチの通話路
メモリからの読出データを出力ハイウェイ上でワイヤー
ドオアして通話路全体の消費電力を低減することができ
る。更に、制御メモリの通話データ読出用アドレスおよ
び拡張ビットに対する外部からの更新、通話データ読出
用アドレスの外部読出しを容易にし、同時に通話路メモ
リからの読出データを出力ハイウェイ上でワイヤードオ
アして通話路全体の消費電力を低減することのできる時
間スイッチを提供することができる。また、上記時間ス
イッチの複数により大規模通話路用の時間スイッチマト
リックスとそれを使用する時分割通話路を提供すること
ができる。また、上記時分割通話路を具備した時分割デ
ィジタル電子交換機を提供することができる。
スイッチ内制御メモリの通話データ読出用アドレスおよ
び拡張ビットに対する外部からの更新、その制御メモリ
からの通話データ読出用アドレスの外部への読出を容易
にすることができる。同時に、各時間スイッチの通話路
メモリからの読出データを出力ハイウェイ上でワイヤー
ドオアして通話路全体の消費電力を低減することができ
る。更に、制御メモリの通話データ読出用アドレスおよ
び拡張ビットに対する外部からの更新、通話データ読出
用アドレスの外部読出しを容易にし、同時に通話路メモ
リからの読出データを出力ハイウェイ上でワイヤードオ
アして通話路全体の消費電力を低減することのできる時
間スイッチを提供することができる。また、上記時間ス
イッチの複数により大規模通話路用の時間スイッチマト
リックスとそれを使用する時分割通話路を提供すること
ができる。また、上記時分割通話路を具備した時分割デ
ィジタル電子交換機を提供することができる。
【図面の簡単な説明】
【図１】本発明による時間スイッチの実施例のブロック
図である。
図である。
【図２】本発明による複数の時間スイッチを含む大規模
通話路実施例のブロック図である。
通話路実施例のブロック図である。
【表１】本発明に係る自己選択データの条件を説明する
表である。
表である。
【図３】従来の基本的時間スイッチのブロック図であ
る。
る。
【図４】図３の時間スイッチを用いた大規模通話路のブ
ロック図である。
ロック図である。
【図５】従来の制御メモリに拡張ビットを有する時間ス
イッチのブロック図である。
イッチのブロック図である。
１…入力ハイウェイ、２…出力ハイウェイ、３…通話路
メモリ、４…カウンタ、５…制御メモリ、６，７，１４
…セレクタ、８，９…比較器、１０…トライステ−トバ
ッファ、１１，１２…ＡＮＤ回路、１３…拡張ビットメ
モリ、１０１，１０２…入力ハイウェイ、２０１，２０
２…出力ハイウェイ、３０１〜３０４…時間スイッチ、
４０１，４０２…ＯＲ回路、５０１…通話路制御回路。
メモリ、４…カウンタ、５…制御メモリ、６，７，１４
…セレクタ、８，９…比較器、１０…トライステ−トバ
ッファ、１１，１２…ＡＮＤ回路、１３…拡張ビットメ
モリ、１０１，１０２…入力ハイウェイ、２０１，２０
２…出力ハイウェイ、３０１〜３０４…時間スイッチ、
４０１，４０２…ＯＲ回路、５０１…通話路制御回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】
【表１】 次ぎに表１により、外部アクセス用データバスＤＡＴＡ
の上位３ビット（ＤＡＴＡ１３〜１５）と自己選択デー
タＩＤＩ０〜２より拡張ビットを発生する手順と、外部
アクセス用アドレスバスＡＤＤＲの上位３ビット（ＡＤ
ＤＲ１３〜１５）と自己選択データＩＤＯ０〜２より制
御メモリ５をアクセス可能状態（チップイネーブル状
態）にする手順と、拡張ビットにより制御メモリ５の読
出出力を外部アクセス用データバスＤＡＴＡ上に出力す
る手順を説明する。前述のように制御メモリ５はＡＤＤ
Ｒ１３〜１５とＩＤＯ０〜２との一致によりアクセスさ
れる。
の上位３ビット（ＤＡＴＡ１３〜１５）と自己選択デー
タＩＤＩ０〜２より拡張ビットを発生する手順と、外部
アクセス用アドレスバスＡＤＤＲの上位３ビット（ＡＤ
ＤＲ１３〜１５）と自己選択データＩＤＯ０〜２より制
御メモリ５をアクセス可能状態（チップイネーブル状
態）にする手順と、拡張ビットにより制御メモリ５の読
出出力を外部アクセス用データバスＤＡＴＡ上に出力す
る手順を説明する。前述のように制御メモリ５はＡＤＤ
Ｒ１３〜１５とＩＤＯ０〜２との一致によりアクセスさ
れる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明による時間スイッチの実施例のブロック
図である。
図である。
【図２】本発明による複数の時間スイッチを含む大規模
通話路実施例のブロック図である。
通話路実施例のブロック図である。
【図３】従来の基本的時間スイッチのブロック図であ
る。
る。
【図４】図３の時間スイッチを用いた大規模通話路のブ
ロック図である。
ロック図である。
【図５】従来の制御メモリに拡張ビットを有する時間ス
イッチのブロック図である。 ─────────────────────────────────────────────────────
イッチのブロック図である。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１１月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明による時間スイッチの実施例のブロック
図である。
図である。
【図２】本発明による複数の時間スイッチを含む大規模
通話路実施例のブロック図である。
通話路実施例のブロック図である。
【図３】従来の基本的時間スイッチのブロック図であ
る。
る。
【図４】図３の時間スイッチを用いた大規模通話路のブ
ロック図である。
ロック図である。
【図５】従来の制御メモリに拡張ビットを有する時間ス
イッチのブロック図である。
イッチのブロック図である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
Claims (7)
- 【請求項１】 所定周期でカウント値を更新するカウン
タのカウント値を読出アドレスとして、制御メモリが記
憶する通話データ書込用アドレスとその拡張ビットとを
対にして所定周期で読み出し、上記制御メモリからの通
話データ書込用アドレスの拡張ビットを拡張ビットメモ
リに記憶し、上記通話データ書込用アドレスを書込アド
レスとし、上記カウンタからのカウント値を読出アドレ
スとして、入力ハイウェイからのフレーム形式通話デー
タを通話路メモリに書込み、通話路メモリから出力ハイ
ウェイに読出し、時間スイッチのアクセス方法におい
て、外部アクセス用アドレスバスからのアドレスデータ
と書込データにより、制御メモリ上での通話データ書込
用アドレス、拡張ビットの更新、および外部アクセス用
データバス上への読出を行う際に、該アドレスバス上の
１以上のビットデータが該制御メモリの自己選択データ
に一致した場合に該制御メモリに対する外部アクセスを
許容し、また、上記１以上のビットデータと該制御メモ
リの自己選択データとの比較結果を拡張ビットとして、
書込データとしての通話データ書込用アドレスと対にし
て記憶するようにし、また、通話データ書込用アドレス
を外部アクセス用データバス上に読出すときは、制御メ
モリより読み出した通話データ書込用アドレスと他の時
間スイッチから読み出される通話データ書込用アドレス
とを、該アドレスと対をなす拡張ビットにより外部アク
セス用データバス上でワイヤードオアして出力すように
したことを特徴とする時間スイッチのアクセス方法。 - 【請求項２】 請求項１において、上記制御メモリが記
憶する通話データ書込用アドレスおよび拡張ビットを読
み出して、上記通話データ書込用アドレスにもとづいて
通話路メモリの書込アクセスを行ない、上記拡張ビット
にもとづいて該通話路メモリの書込可否を制御するよう
にしたことを特徴とする時間スイッチのアクセス方法。 - 【請求項３】 請求項１または２において、上記カウン
タのカウント値である読出アドレスにもとづいて通話路
メモリを読出アクセスし、同時に上記拡張ビットメモリ
の拡張ビットにより該通話路メモリにおける読出可否を
制御し、さらに該拡張ビットにより該通話路メモリから
読み出した通話データと他の時間スイッチの通話路メモ
リから読み出した通話データとを出力ハイウェイ上でワ
イヤードオアして出力するようにしたことを特徴とする
時間スイッチのアクセス方法。 - 【請求項４】 所定周期でカウント値を更新するカウン
タのカウント値を読出アドレスとして、制御メモリが記
憶する通話データ書込用アドレスとその拡張ビットとを
対にして所定周期で読み出し、上記制御メモリからの通
話データ書込用アドレスの拡張ビットを拡張ビットメモ
リに記憶し、上記通話データ書込用アドレスを書込アド
レスとし、上記カウンタからのカウント値を読出アドレ
スとして、入力ハイウェイからのフレーム形式通話デー
タを通話路メモリに書込み、通話路メモリから出力ハイ
ウェイに読出すようにした時間スイッチにおいて、 外部アクセス用アドレスバス上の１以上のビットデータ
と該制御メモリの自己選択データとの比較する第１と第
２の比較器とを備え、第１の比較器の出力により制御メ
モリへのアクセス可否を制御し、第２の比較器の出力を
上記制御メモリへの書込拡張ビットとし、さらに、該制
御メモリからの拡張ビットにより該制御メモリより読み
出した通話データ書込用アドレスと他の時間スイッチの
制御メモリより読み出した通話データ書込用アドレスと
を外部アクセス用データバス上でワイヤードオアするゲ
ート素子を設け、さらに、該拡張ビットメモリからの拡
張ビットにより該通話路メモリから読み出した通話デー
タと他の時間スイッチの通話路メモリより読み出した通
話データとを出力ハイウェイ上でワイヤードオアするゲ
ート素子を設けたことを特徴とする時間スイッチ。 - 【請求項５】 請求項４記載の時間スイッチの複数を、
マトリックス状に接続し、各時間スイッチに外部アクセ
ス用データバスおよび外部アクセス用アドレスバスを共
通に接続したことを特徴とする時間スイッチマトリック
ス。 - 【請求項６】 請求項５記載の時間スイッチマトリック
スを、通話路制御回路に収容したことを特徴とする時分
割通話路。 - 【請求項７】 請求項６記載の時分割通話路間を具備し
たことを特徴とする時分割ディジタル電子交換機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15650392A JPH06133380A (ja) | 1992-06-16 | 1992-06-16 | 時間スイッチのアクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15650392A JPH06133380A (ja) | 1992-06-16 | 1992-06-16 | 時間スイッチのアクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06133380A true JPH06133380A (ja) | 1994-05-13 |
Family
ID=15629188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15650392A Pending JPH06133380A (ja) | 1992-06-16 | 1992-06-16 | 時間スイッチのアクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06133380A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3704237A1 (de) * | 1986-02-14 | 1987-08-20 | Maeda Ind | Hebelanordnung fuer eine fahrradgangschaltung |
| US4861453A (en) * | 1986-12-26 | 1989-08-29 | Nippon Steel Corporation | Corrosion detecting probe for steel buried in concrete |
-
1992
- 1992-06-16 JP JP15650392A patent/JPH06133380A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3704237A1 (de) * | 1986-02-14 | 1987-08-20 | Maeda Ind | Hebelanordnung fuer eine fahrradgangschaltung |
| US4861453A (en) * | 1986-12-26 | 1989-08-29 | Nippon Steel Corporation | Corrosion detecting probe for steel buried in concrete |
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