JPS60214065A - バス裁定装置 - Google Patents
バス裁定装置Info
- Publication number
- JPS60214065A JPS60214065A JP7120584A JP7120584A JPS60214065A JP S60214065 A JPS60214065 A JP S60214065A JP 7120584 A JP7120584 A JP 7120584A JP 7120584 A JP7120584 A JP 7120584A JP S60214065 A JPS60214065 A JP S60214065A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- pattern
- signal
- bus use
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、例えばマルチＣＰＵシステムにおけるバス
裁定装置に関するものである。
裁定装置に関するものである。
第１図は例えばインテルｉＡＰ Ｘ ８６フアミリ・ユ
ーザーズ・マニュアル（１９８１年版、インテルジャハ
ン株式会社発行）に示されたマルチＣＰＵ システムに
おける、従来の並列プライオリティ方式のバス裁定装置
の構成図でｉｐ）！ｌ）、αＱ〜σηはＣＰＵ０〜７、
−〜（イ）はこれらのＣＰＵ Ｏ〜７ ＱＯ〜Ｑηから
それぞれ出力されるバス使用要求信号、（至）〜弼はＣ
ＰＵ Ｏ〜７ （ＩＩ −（ｌηに入力されるバス使用
許可信号、鉛はプライオリティエンコーダ、（２）はデ
マルチプレクサ、に）は選択されたＣＰＵ番号をエンコ
ードした信号ラインである。
ーザーズ・マニュアル（１９８１年版、インテルジャハ
ン株式会社発行）に示されたマルチＣＰＵ システムに
おける、従来の並列プライオリティ方式のバス裁定装置
の構成図でｉｐ）！ｌ）、αＱ〜σηはＣＰＵ０〜７、
−〜（イ）はこれらのＣＰＵ Ｏ〜７ ＱＯ〜Ｑηから
それぞれ出力されるバス使用要求信号、（至）〜弼はＣ
ＰＵ Ｏ〜７ （ＩＩ −（ｌηに入力されるバス使用
許可信号、鉛はプライオリティエンコーダ、（２）はデ
マルチプレクサ、に）は選択されたＣＰＵ番号をエンコ
ードした信号ラインである。
従来のバス裁定装置は上記のように構成され、ＣＰＵ
Ｏ〜７００〜Ｑ７１から出力されたバス使用要求番号四
〜（イ）は、プライオリティ・エンコーダに）に入力さ
れる。プライオリティエンコーダ員に入力されるバス使
用要求信号−〜（イ）は複数ビットが有意になってもよ
（、入力ビンにより優先順位が決定している。第２図は
プライオリティエンコーダに）の入力ビンと優先順位の
関係を示し、優先順位は０が最も高く７が最も低い１．
このプライオリティエンコーダ■で選択されたＣＰＵ番
号は８本の信号ラインに）によりデマルチプレクサ（６
）に入力され、そこでデコードされた後、ＣＰＵ ｏ〜
７α１〜ａ７１の１つに対しバス使用許可信号（至）〜
（ロ）の１本を有意にし、そのＣＰＵにバス使用権を与
えることになる。例えばＣＰＵ Ｉ ＱＯ，ＣＰＵ ８
（１３，ＣＰＵ５Ｑ５が同時ｌこバス使用要求信号を出
力すると、プライオリティ・エンコーダに）でＣＰＵｌ
Ｃｌが選択され、この選択されたＣＰＵ １（ロ）をエ
ンコードした信相ライン０望を通してデ寸ルチプレクサ
卿に入力してデコードし、ＣＰＵ １（ロ）１こバス使
用許可信号０］）を有意にすること１こなる。
Ｏ〜７００〜Ｑ７１から出力されたバス使用要求番号四
〜（イ）は、プライオリティ・エンコーダに）に入力さ
れる。プライオリティエンコーダ員に入力されるバス使
用要求信号−〜（イ）は複数ビットが有意になってもよ
（、入力ビンにより優先順位が決定している。第２図は
プライオリティエンコーダに）の入力ビンと優先順位の
関係を示し、優先順位は０が最も高く７が最も低い１．
このプライオリティエンコーダ■で選択されたＣＰＵ番
号は８本の信号ラインに）によりデマルチプレクサ（６
）に入力され、そこでデコードされた後、ＣＰＵ ｏ〜
７α１〜ａ７１の１つに対しバス使用許可信号（至）〜
（ロ）の１本を有意にし、そのＣＰＵにバス使用権を与
えることになる。例えばＣＰＵ Ｉ ＱＯ，ＣＰＵ ８
（１３，ＣＰＵ５Ｑ５が同時ｌこバス使用要求信号を出
力すると、プライオリティ・エンコーダに）でＣＰＵｌ
Ｃｌが選択され、この選択されたＣＰＵ １（ロ）をエ
ンコードした信相ライン０望を通してデ寸ルチプレクサ
卿に入力してデコードし、ＣＰＵ １（ロ）１こバス使
用許可信号０］）を有意にすること１こなる。
従来のバス裁定装置は以とのように構成されているので
、各ＣＰＵからのバス使用要求信号（１）〜（イ）とプ
ライオリティエンコーダに）との接続によりＣＰｔＪＯ
〜７αＯ−αηの優先順位が固定されるため、マルチＣ
ＰＵ構成時、各ＣＰＵのバス使用権が平均化せず、使用
権の低いＣＰＵの実行スピードが低下する欠点がある。
、各ＣＰＵからのバス使用要求信号（１）〜（イ）とプ
ライオリティエンコーダに）との接続によりＣＰｔＪＯ
〜７αＯ−αηの優先順位が固定されるため、マルチＣ
ＰＵ構成時、各ＣＰＵのバス使用権が平均化せず、使用
権の低いＣＰＵの実行スピードが低下する欠点がある。
この発明はｔ記のような従来のものの欠点を除去するた
めになされたもので、バス使用権の優先Ｒ泊位パターン
が書き込まれたＲＯＭを設け、このＲＯＭの優先順位パ
ターンを任意に指定するパターン指定信号を制御装置に
より制御されてＲＯＭ１と出力するレジスタを設けるこ
とにより、各ＣＰＵのバス使用権を平均化することがで
きるバス裁定装置を提供することを目的としている。
めになされたもので、バス使用権の優先Ｒ泊位パターン
が書き込まれたＲＯＭを設け、このＲＯＭの優先順位パ
ターンを任意に指定するパターン指定信号を制御装置に
より制御されてＲＯＭ１と出力するレジスタを設けるこ
とにより、各ＣＰＵのバス使用権を平均化することがで
きるバス裁定装置を提供することを目的としている。
第８図はこの発明の一実施例を示す構成図であり、図に
おいて輪はＣＰＵのバス使用権の優先順位パターンが書
き込まれているＲＯＭ 、（９）はこのＲＯＭ ｆ４か
ら出力されるバス使用許可信号、姉（転））はこのバス
使用許可信号＠υをラッチするレジスタであり、レジス
ターはバス使用許可信＠いＪをＣＰＵへ出力し、レジス
ターはアクセス毎にＲＯＭ Ｍの優先順位パターンを任
意に指定するパターン指定信号−をＲＯＭ Ｈに出力し
ている。開はレジスタ嘴、（へ）を制御する制鈴信号■
、ψηを出力する制御装置、−は各ＣＰＵからのバス使
用要求信号でＲＯＭ ｔ４のアドレス指定となる。尚、
マルチＣＰＵシステムにおいてＣＰＵの数がＮ個ならば
、バス使用許可信＠β刀、およびバス使用要求色号鈷は
Ｎ本からなる。
おいて輪はＣＰＵのバス使用権の優先順位パターンが書
き込まれているＲＯＭ 、（９）はこのＲＯＭ ｆ４か
ら出力されるバス使用許可信号、姉（転））はこのバス
使用許可信号＠υをラッチするレジスタであり、レジス
ターはバス使用許可信＠いＪをＣＰＵへ出力し、レジス
ターはアクセス毎にＲＯＭ Ｍの優先順位パターンを任
意に指定するパターン指定信号−をＲＯＭ Ｈに出力し
ている。開はレジスタ嘴、（へ）を制御する制鈴信号■
、ψηを出力する制御装置、−は各ＣＰＵからのバス使
用要求信号でＲＯＭ ｔ４のアドレス指定となる。尚、
マルチＣＰＵシステムにおいてＣＰＵの数がＮ個ならば
、バス使用許可信＠β刀、およびバス使用要求色号鈷は
Ｎ本からなる。
この発明の動作について説明する。ＣＰＵ の数がＮ個
からなるマルチＣＰＵシステムでも良いか、例えばＣＰ
Ｕの数を８個で説明する。第４図はＲＯＭ員の中に書か
れているＣＰＵ優先優先順位−ターンしたものである。
からなるマルチＣＰＵシステムでも良いか、例えばＣＰ
Ｕの数を８個で説明する。第４図はＲＯＭ員の中に書か
れているＣＰＵ優先優先順位−ターンしたものである。
第４図において優先順位は例えば０が最も高く７が最も
低い。例えはパターン２の吟はＣＰＵ番号０は優先順位
６、ＣＰＬ１番号１は優先順位７である。第６図は、第
４囚にお、けるパターン０の優先順位を用いた場合の各
ＣＰＵから出力されるバス使用要求信号とそれによυ決
定されるＲＯＭｔ４のアドレスに書かれていルデータの
一実施例である。第５図１こねいてバス使用要求信号で
はＩＩこなっているＣＰＵからバス使用要求信号が出力
されており、例えばＣＰＵ番号１、ＣＰＵ番号４、ＣＰ
Ｕ番号６からバス使用要求信号が出力されている場合、
第８図におけるバス使用要求信号−はＲＯＭ ＩＩのア
ドレスとしてデータが決定される。ところが第５図では
ＣＰＵ番号０の優先順位が最も高（、ＣＰＵ番号７の優
先順位が最も低い第４図におけるパターン０を用いてい
るので、ＣＰＵ番号１、ＣＰＵ番号４、ＣＰＵ番号６の
中でＣＰＵ番号１が選択される。
低い。例えはパターン２の吟はＣＰＵ番号０は優先順位
６、ＣＰＬ１番号１は優先順位７である。第６図は、第
４囚にお、けるパターン０の優先順位を用いた場合の各
ＣＰＵから出力されるバス使用要求信号とそれによυ決
定されるＲＯＭｔ４のアドレスに書かれていルデータの
一実施例である。第５図１こねいてバス使用要求信号で
はＩＩこなっているＣＰＵからバス使用要求信号が出力
されており、例えばＣＰＵ番号１、ＣＰＵ番号４、ＣＰ
Ｕ番号６からバス使用要求信号が出力されている場合、
第８図におけるバス使用要求信号−はＲＯＭ ＩＩのア
ドレスとしてデータが決定される。ところが第５図では
ＣＰＵ番号０の優先順位が最も高（、ＣＰＵ番号７の優
先順位が最も低い第４図におけるパターン０を用いてい
るので、ＣＰＵ番号１、ＣＰＵ番号４、ＣＰＵ番号６の
中でＣＰＵ番号１が選択される。
したがってこの場合第６図では、バス使用要求償号輪が
例えはパターン−のような信号で与えられ、これがＲＯ
Ｍｍのアドレスとなるので、このアドレスのデータには
、例えはパターン輯）のよう１こＣＰＵ番号１にだけバ
ス使用許可信号を与えるため、ＣＰＵ１号１のバス使用
許可信号に対応するデータビットにだけ１が書かれてい
る。第４図におけるパターン０は、第６図におけるよう
なデータ構造をもつので、ＣＰＵの数が８個の場合２５
６のアドレスをもつ。以とのようにして決定された第８
図におけるバス使用許可信号値１）は、レジスターにラ
ッチされＣＰＵに出力されるとともに、レジスターにも
ラッチされる。レジスタ鎚）でラッチされたパターン指
定信号−は、例えば次回のバス裁定において、今回選択
されたＣＰＵ番号１の優先順位を最も低くするような第
４図におけるパターン２を指定し、次回のバス裁定を行
うよう制御装置−により制御される。従って、アクセス
毎に任意のパターン指定信号−をＲＯＭ（至）１こ出力
する。
例えはパターン−のような信号で与えられ、これがＲＯ
Ｍｍのアドレスとなるので、このアドレスのデータには
、例えはパターン輯）のよう１こＣＰＵ番号１にだけバ
ス使用許可信号を与えるため、ＣＰＵ１号１のバス使用
許可信号に対応するデータビットにだけ１が書かれてい
る。第４図におけるパターン０は、第６図におけるよう
なデータ構造をもつので、ＣＰＵの数が８個の場合２５
６のアドレスをもつ。以とのようにして決定された第８
図におけるバス使用許可信号値１）は、レジスターにラ
ッチされＣＰＵに出力されるとともに、レジスターにも
ラッチされる。レジスタ鎚）でラッチされたパターン指
定信号−は、例えば次回のバス裁定において、今回選択
されたＣＰＵ番号１の優先順位を最も低くするような第
４図におけるパターン２を指定し、次回のバス裁定を行
うよう制御装置−により制御される。従って、アクセス
毎に任意のパターン指定信号−をＲＯＭ（至）１こ出力
する。
即ち、優先順位パターンを任意に設定できるので、ＣＰ
Ｕのバス使用権を平均化することができ、従来装置のよ
うなＣＰＵの実行スピード低下という欠点も皆無となる
。
Ｕのバス使用権を平均化することができ、従来装置のよ
うなＣＰＵの実行スピード低下という欠点も皆無となる
。
以とのように、この発明によれば各ＣＰＵのバス使用権
の優先順位パターンが書き込まれたＲＯＭを設け、この
ＲＯＭの優先順位パターンを任意に指定するパターン指
定信号を制御装置によシ制御されて出力するレジスタを
設けたことにより、各ＣＰＵのバス使用権を平均化する
ことができるバス裁定装置を得ることができる。
の優先順位パターンが書き込まれたＲＯＭを設け、この
ＲＯＭの優先順位パターンを任意に指定するパターン指
定信号を制御装置によシ制御されて出力するレジスタを
設けたことにより、各ＣＰＵのバス使用権を平均化する
ことができるバス裁定装置を得ることができる。
第１−は従来のバス裁定装置のブロック図、第２因は従
来のバス裁定装置に係る優先順位の関係を示すブロック
図、第８因はこの発明の一実施例によるバス裁定装置を
示すブロック図、第４図はこの発明に係るＲＯＭの優先
順位パターンの一例を示すパターン図、第６因はこの発
明Ｉζ係るバス使用要求信号に対するＲＯＭのデータパ
ターンの一例を示すパターン図である。 −において、α０〜ａりはＣＰＵ Ｏ〜７、句はＲＯＭ
。 −刀はバス使用許可信号、姉、−はレジスタ、−はパタ
ーン指定信号、■は制御装置、−はバス使用要求信号で
ある。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 イｋｌ ＋す匂位−一−り ｔ５４３２ ／ θ第３図 第４図 第５図
来のバス裁定装置に係る優先順位の関係を示すブロック
図、第８因はこの発明の一実施例によるバス裁定装置を
示すブロック図、第４図はこの発明に係るＲＯＭの優先
順位パターンの一例を示すパターン図、第６因はこの発
明Ｉζ係るバス使用要求信号に対するＲＯＭのデータパ
ターンの一例を示すパターン図である。 −において、α０〜ａりはＣＰＵ Ｏ〜７、句はＲＯＭ
。 −刀はバス使用許可信号、姉、−はレジスタ、−はパタ
ーン指定信号、■は制御装置、−はバス使用要求信号で
ある。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 イｋｌ ＋す匂位−一−り ｔ５４３２ ／ θ第３図 第４図 第５図
Claims (1)
- 同一バスに接続されている複数のＣＰＵのバス使用権の
優先順位を裁定するバス裁定装置において、バス使用権
の優先順位パターンが書き込まれたＲＯＭ 、このＲＯ
Ｍの優先順位パターンを任意に指定するパターン指定信
号を上記ＲＯＭ Ｉζ出力するレジスタ、このレジスタ
を制御する制御装置を備えたことを特徴とするバス裁定
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7120584A JPS60214065A (ja) | 1984-04-09 | 1984-04-09 | バス裁定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7120584A JPS60214065A (ja) | 1984-04-09 | 1984-04-09 | バス裁定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214065A true JPS60214065A (ja) | 1985-10-26 |
Family
ID=13453940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7120584A Pending JPS60214065A (ja) | 1984-04-09 | 1984-04-09 | バス裁定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214065A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162968A (ja) * | 1987-12-18 | 1989-06-27 | Fujitsu Ltd | 裁定回路 |
| JPH01189750A (ja) * | 1988-01-25 | 1989-07-28 | Agency Of Ind Science & Technol | バス調停回路 |
-
1984
- 1984-04-09 JP JP7120584A patent/JPS60214065A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162968A (ja) * | 1987-12-18 | 1989-06-27 | Fujitsu Ltd | 裁定回路 |
| JPH01189750A (ja) * | 1988-01-25 | 1989-07-28 | Agency Of Ind Science & Technol | バス調停回路 |
| JPH0474748B2 (ja) * | 1988-01-25 | 1992-11-27 |
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