JPH0496164A

JPH0496164A - チャネル優先判定回路

Info

Publication number: JPH0496164A
Application number: JP21114790A
Authority: JP
Inventors: Eiji Takano; 高野　栄治
Original assignee: NEC Ibaraki Ltd
Current assignee: NEC Ibaraki Ltd
Priority date: 1990-08-08
Filing date: 1990-08-08
Publication date: 1992-03-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明はチャネル優先判定回路に関し、特に共通データ
バスを使用する複数のチャネル制御装置からのデータ転
送要求に対して所定優先順位で択一的に当該データ転送
要求を許可するチャネル優先判定回路に関するものであ
る。

従来技術従来のこの種のチャネル優先判定回路は複数のチャネル
制御装置から送出される共通バスに対する各データ転送
要求のうちから所定の１つの要求だけを選択して上位装
置へ報告し、データ転送許可を行うようになっている。

この場合、複数のチャネル制御装置からデータ転送要求
が同時に発生されて互いに競合状態になると、チャネル
制御装置の各々に予め割当てられている通し番号（チャ
ネル番号）の順番に従って優先度を判定し、優先度の高
いチャネル制御装置から送出されているデータ転送要求
のみを許可するようになっている。

ここで、各チャネル制御装置と対応周辺制御装置との間
を接続する共通インタフエータス上のデータ幅と、入出
力制御装置のデータ幅とが互いに異なるので、データ幅
整合のために、各チャネル制御装置はバッファを有して
いる。このバッファ内のデータの読出し又は書込み速度
は対応共通インタフェースのデータ転送レートで決めら
れ、この転送レートが高くなれば読出し、書込み速度は
高くなる。

ここで、チャネル番号の若い番号が優先度が高いとする
と、チャネル番号の大きな優先度の低いチャネル制御装
置に転送レートの高い共通インタフェースを接続してし
まうと、そのデータ転送要求は、自己のチャネル制御装
置より転送レートが低いがチャネル番号が若くて優先度
の高いチャネル制御装置がデータ転送要求を送出してい
ると、受付けられず、そのバッファ内に格納データがい
っばいになり、やがて格納する領域が無くなってしまう
オーバラン発生率が高くなるという欠点がある。

発明の目的そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、優
先度の低いチャネル制御装置に転送レートの高い共通イ
ンタフェースを接続した場合には、優先度を高くして対
応バッファ内の格納データがオーバランすることを未然
に防止可能としたチャネル優先判定回路を提供すること
にある。

発明の構成本発明によれば、共通バスと、複数の周辺制御装置と、
これ等周辺制御装置に夫々対応して設けられ、対応周辺
制御装置と前記共通バスとの間のデータ転送を夫々制御
しかつデータ転送レートの設定が夫々自在な複数のチャ
ネル制御装置とを含む情報処理システムにおいて、前記
チャネル制御装置の各々からのデータ転送要求を所定優
先順位に従って選択するチャネル優先判定回路であって
、前記チャネル制御装置各々からのデータ転送レートを
示す転送レート情報を受け、これ等データ転送レートが
大なる順に前記データ転送要求を選択する手段を含むこ
とを特徴とするチャネル優先判定回路が得られる。

実施例次に本発明の実施例を図面を参照して説明する。

第１図は本発明の実施例が適用される情報処理システム
のシステムブロック図である。図において、主記憶装置
１は共通バス２を介して人出力制御装置３と接続されて
いる。この入出力制御装置３はチャネル優先判定回路４
を有しており、複数のチャネル制御装置５１，５２．・
・・からのデータ転送要求８１，８２．・・・の競合時
に、予め定められた優先順位に従って択一的にデータ転
送要求を許可するものである。

この場合の優先順位としては、原則としてチャネル制御
装置５１．５２．・・・に割当てられた通し番号（チャ
ネル番号であり、＃０．＃１．・・・）の順番に従うも
ので、若番はど優先順位は大とされるものとする。例外
的に、各チャネル制御装置がらのデータ転送レート情報
９１．９２・・・が示すデータ転送レートに応じて上記
優先順位が変更される。

各チャネル制御装置５１，５２．・・・に夫々対応する
周辺制御装置６１；　　６２．・・・が設けられており
、これ等対応するチャネル制御装置と周辺制御装置との
間が共通インタフェース７１．．７２により夫々接続さ
れている。

これ等各共通インタフェース７１．７２　　・・・のデ
ータ幅と入出力制御装置３のデータ幅とが互いに異なり
、これ等データ幅の整合のために、各チャネル制御装置
５１，５２．・・・には夫々データバッファ（図示せず
）が設けられている。

このデータバッファは共通インタフェースからのデータ
を一時格納し、上位の装置のデータ幅分以上のデータが
このバッファに格納されると、上位の装置へデータ転送
要求８１，８２．・・・を夫々送出するようになってい
る。

これ等各データバッファに対するデータのアクセス（読
出し、書込み）速度は対応する共通インタフェース７１
，７２．・・・のデータ転送レートで決定される。

よって、このデータ転送レートが各チャネル制御装置毎
に設定可能となっており、自己のデータ転送レートを示
す転送レート情報９１，９２．・・かチャネル優先判定
回路４へ送出される構成となっている。

第２図は第１図に示したチャネル優先判定回路の実施例
回路図であり、チャネル制御装置が＃０〜＃３の４台の
場合の例である。本例では、各チャネル制御装置からの
データ転送要求８１〜８４を、同しく各チャネル制御装
置からのデータ転送レート９１〜９４が大なる順に優先
的に許可する様にした例である。

各転送レート情報９１〜９４を夫々デコードして３Ｍバ
イト／ｓ、４．５Ｍバイト／ｓ、６Ｍバイト／ｓ、９Ｍ
ハイド／Ｓの４通りの転送レートのいずれであるかを判
定するデコーダ２１〜２４が設けられている。これ等各
デコーダ２１〜２４は対応するデータ転送要求８１〜８
４によりイネーブル自在となっている。

各デコーダ２１〜２４の第１ビツト（左端ビット）出力
１０１〜１０４は９Ｍバイト／Ｓの転送レートを示し、
第２ビツト出力２０１〜２０４は６Ｍバイト／Ｓの転送
レートを示し、第３ビツト出力３０１〜３０４は４．５
Ｍハイド／Ｓの転送レートを示し、第４ビツト（右端ビ
ット）出力４０１〜４０４は３Ｍバイト／Ｓの転送レー
トを示す。

各第１ビツト出力１０１〜１０４．各第２ビツト出力２
０１〜２０４．各第３ビツト出力３０１〜３０４．各第
４ビツト出力４０１〜４０４は夫々４人力オアゲート３
１〜３４へ供給されている。これにより、オアゲート３
１〜３４の各出力は夫々９，６，４゜５．３Ｍバイト／
Ｓの転送レートのデータ転送要求が存在することを示す
ことになる。

オアゲート３１の出力は１人力アンドゲート４１へ、オ
アゲート３２の出力は２人力アンドゲート４２へ、オア
ゲート３３の出力は３人力アンドゲート４３へ、オアゲ
ート３４の出力は４人力アンドゲート４４へ、夫々直接
供給されている。

そして、オアゲート３１の出力はまたアンドゲート４２
〜４４の否定入力となり、オアゲート３２の出力はアン
ドゲート４３．４４の否定人力となり、オアゲート３３
の出力はアンドゲート４４の否定人力となっている。

従って、同時に転送レートの異なるデータ転送要求が存
在する時、転送レートが大なるものに対応するアンドゲ
ート４１〜４４の１つかイネーブル状態となる。これに
よりオアゲート５０を介して上位装置に最優先データ転
送要求の存在することが報告される。

これ等アンドケート４１〜４４の全出力はエンコーダ６
０に入力され、最優先のデータ転送レートに従ったエン
コード出力が生成され、セレクタ７０がこのエンコード
出力により制御される。

このセレクタ７０は、各デコーダ２１〜２４の第１ビツ
ト群１０１〜１０４．第２ビット群２０１〜２０４、第
３ビツト群３０１〜３０４．第４ビット群４０１〜４０
４のうちの１ビット群を、エンコード出力により択一的
に導出するものである。例えば、エンコード出力が９Ｍ
バイト／Ｓのデータ転送レートのデータ転送要求があっ
たことを示すときには、９Ｍバイト／Ｓを示す第１ビッ
ト群１０１〜１０３を選択する。

この選択されたビット群の各ビットは２人力アンドゲー
ト１１〜１４の各１人力に夫々対応して印加されており
、これ等ゲート１１〜１４の他人力には各チャネル制御
装置からのデータ転送要求８１〜８４が夫々対応して印
加されている。

そして、各ゲート１１〜１４の出力はエンコーダ８０に
入力され、チャネル制御装置に対応するチャネル番号＃
０〜＃３に従って設けられているアンドゲート１１〜１
４の各出力の番号（若番順）に従って最優先チャネル番
号が出力されることになる。

かかる構成において、チャネル番号が大で優先度が低い
データ転送要求８４と、チャネル番号が小で優先度が高
いデータ転送要求８１とが競合した場合の動作を説明す
る。尚、このとき、データ転送要求８４のデータ転送レ
ートは大で９Ｍバイト／ｓとし、データ転送要求８１の
それは小で３Ｍバイト／Ｓとする。

この状態では、デコーダ２４の第１ビツト１０４がイネ
ーブルとなり、デコーダ２１の第４ビツト４０１がイネ
ーブルとなる。従って、オアゲート３１と３４との出力
がイネーブルとなり、その結果、９Ｍバイト／Ｓの転送
レートに対応するデータ転送要求があったことを示すア
ンドゲート４１の出力のみが優先的にイネーブルとなる
。尚、３Ｍバイト／Ｓの転送レートに対応するデータ転
送要求があったことを示すアンドゲート４４は、オアゲ
ート３１の出力の否定によりイネーブルとはならない。

エンコーダ６０はセレクタ７０に対してこの優先すべき
９Ｍバイト／Ｓの転送レートを示す第１ビット群１０１
〜１０４を選択する様に制御する。従って、アンドゲー
ト１１〜１４の各他人力には第１ビット群ｌｏｔ〜１０
４か夫々対応して印加されることになる。このとき、ビ
ット１０４のみかイネーブルとなっているので、アンド
ゲート１４から、優先順位は低いが転送レートは大なる
データ転送要求８４のみが導出され、優先順位は高いか
転送レートは小なるデータ転送要求８１は阻止される。

エンコーダ８０はこれ等アントゲート１１〜１４の出力
をエンコードするものであるが、このとき、アンドゲー
ト］−４の出力のみかイネーブル状態にあるので、当然
に最優先チャネル番号として＃３を生成し上位装置へ送
出する。

発明の効果斜上の如く、本発明によれば、従来の優先順位の判定に
加えて、チャネル制御装置に接続される共通インタフェ
ースのデータ転送レート情報をも付加して、転送レート
の大なる順に優先度を判定するよう構成したので、もと
もと優先度が低いチャネル制御装置であっても転送レー
トが犬なる共通インタフェースを接続していれば、優先
度か犬となることにより、バッファのデータオーバラレ
を未然に防止できるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例か適用される情報処理システム
のブロック図、第２図は本発明の実施例を示す回路図で
ある。主要部分の符号の説明２・・・・・・共通ハス４・・・・・・チャネル優先判定回路５１゜６１゜７１゜８１゜９１゜５２・・・・・・チャネル制御装置６２・・・・・・周辺制御装置７２・・・・・・共通インタフェース８２・・・・・・データ転送要求

Claims

【特許請求の範囲】

（１）共通バスと、複数の周辺制御装置と、これ等周辺
制御装置に夫々対応して設けられ、対応周辺制御装置と
前記共通バスとの間のデータ転送を夫々制御しかつデー
タ転送レートの設定が夫々自在な複数のチャネル制御装
置とを含む情報処理システムにおいて、前記チャネル制
御装置の各々からのデータ転送要求を所定優先順位に従
って選択するチャネル優先判定回路であって、前記チャ
ネル制御装置各々からのデータ転送レートを示す転送レ
ート情報を受け、これ等データ転送レートが大なる順に
前記データ転送要求を選択する手段を含むことを特徴と
するチャネル優先判定回路。