JPH02143361A - 処理順序決定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮血立１ 本発明は処理順序決定回路に関し、特にメモリアクセス
制御装置のように複数の他装置からの処理要求を受付け
て処理を行う処理装置において、これら処理要求の処理
順序を決定する処理順序決定回路に関する。

従】ｕＬ街 一般に、複数の他装置から要求を受付けて処理を行う情
報処理装置においては、二つ以上の装置からの要求が待
ち状態にあって競合する場合があり、この場合には最初
に処理するものを決定するための選択論理が必要である
。

第２図は従来の処理順序決定回路の構成を示すブロック
図である１図において、図示せぬ各装置Ａ〜Ｃから送ら
れてきた処理要求信号１０１〜１０３は要求受付はレジ
スタ１〜３に格納される。

要求受付はレジスタ１〜３は各装置Ａ〜Ｃからの処理要
求信号１０１〜１０３が有効か否かを示す要求有効信号
１０４，１０６，１０８を選択論理４に出力するととも
に、処理要求１８号１０５．１０７．１０９をセレクタ
５に出力する。

選択論理４では要求受付はレジスタ１〜３からの各要求
有効信号１０４．１０６．１０８により、あるアルゴリ
ズムに従って当座に処理できるものの中から一つが選択
されるようになっており、選択された処理要求信号１０
５，１０７，１０９がセレクタ５から図示せぬ処理部に
出力されるようセレクタ制御信号１２３をセレクタ５に
出力する。

セレクタ５では選択論理４がらのセレクタ制御信号１２
３に応答して処理要求信号１０５，１０７．１０９のう
ち一つが選択され、処理部に出力される。

選択論理４における選択のためのアルゴリズムとしては
、 （１）要求元装置の種類によって優先度を決定する。

（２）同じ要求元装置がらの処理要求は二度続６プて処
理しない。

などの方法が採用されることが多いが、この種の選択ア
ルゴリズムは現在あるいは直前の処理待ち状態や選択の
履歴だけに基づいて優先度を判断するものである。

このような従来の処理順序決定回路では、各装置Ａ〜Ｃ
から送られてきた処理要求信号１０１〜１゜３の中から
一つを選択するための選択アルゴリズムによって過去の
履歴が参照されることなく選択が行われているので、優
先度の低い装置がらの処理要求が長時間待たされるなど
不都合な現象が発生！７、処理系全体の性能低下を招く
という欠点がある。

北曹しとｌ煎 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、優先度の低い装置からの処理要求が長時
間待たされることなく、処理系全体の性能低下を防止す
ることができる処理順序決定回路の提供を目的とする。

凡■血亘蔦 本発明による処理順序決定回路は、所定の優先順位に従
って選択される複数の処理要求のうち特定の処理要求が
待ち状態となっている間に他の処理要求が処理された回
数および前記特定の処理要求の待ち時間を計数する計数
手段と、前記計数手段の計数値が予め設定された所定値
となったとき、前記特定の処理要求を最優先で選択する
選択手段とを設けたことを特徴とする。

１１贋 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、図示せぬ各装置Ａ〜Ｃから送られてき
た処理要求信号１０１〜１０３は要求受付はレジスタ１
〜３に格納される。

要求受付はレジスタ１〜３は各装ｆｔＡ〜Ｃがらの処理
要求信号１０１〜１０３が有効が否がを示す要求有効信
号１０４．１０６．１０８を選択論理４に出力するとと
もに、処理要求信号１０５．１０７．１０９をセレクタ
５に出力する。このとき、要求有効信号１０８はアンド
回路８にも出力される。

選択論理４では要求受付はレジスタ１〜３からの各要求
有効で８号１０４　、１０６　、１０８により、あるア
ルゴリズムに従って当座に処理できるものの中から一つ
が選択されるようになっており、選択された処理要求信
号１０１〜１０３に対応する選択信号１１０〜１１２の
うち一つに論理“１”が出力される。

また、選択論理４からの選択信号１１０，１１１は夫々
オア回路７およびアンド回路１０．１１に出力され、選
択信号１１２はオア回路１２に出力される。

オア同祁７では選択論理４からの選択信号１１ｏ。

１１１と１マイクロ秒刻時パルス１１３との論理和演算
が行われ、その演算結果が演算結果信号１１４としてア
ンド回路８に出力される。

アンド回路８では要求受付はレジスタ３からの要求有力
信号１０８とオア回路７からの演算結果信−ｑ１１４と
の論理積演算が行われ、その演算結果がセラ１−信号１
１５として計数回路６に出力される。

計数回路６はアンド回路８がらのセット信号１１５が入
力される毎に＋１ずつ加算される。すなわち、要求受付
はレジスタ３からの要求有効信号１０８が論理“１”の
ときに、選択論理４からの選択信号１１０．１１１のう
ち一方または１マイクロ秒刻時ハルス１１３が論理“１
”になると、アンド回路８からのセット信号１１５が論
理“１”となり、計数回路６の値に１が加算される。

計数回路６の値の各ビットはアンド回Ｆ！＠９に出力さ
れて論理積演算がとられる。アンド回路９の負出力であ
る強制選択信号１１６はアンド回路】ｏ。

１１に出力され、アンド回路９の正出力である強制選択
信号１１７はオア回路１２に出力される。

アンド回路ｔｏ、ｔｔでは夫々選択論理４からの選択信
号１１０，１１１とアンド回路９からの強制選択信号１
１Ｇとの論理積演算が行われ、その演算結果は演算結果
信号１１８，１１９としてエンコーダ１３に出力される
。

オア回路１２は選択論理４からの選択信号１１２とアン
ド回路９からの強制選択信号１１７との論理和演算が行
われ、その演算結果が演算結果信号１２０としてエンコ
ーダ１３に出力される。

エンコーダ１３はアンド回路１０．１１およびオア回路
１２夫々からの演算結果信号１１８〜１２０に応じてセ
レクタ制御信号１２１をセレクタ５に出力する。

セレクタ５はエンコーダ１３からのセレクタ制御信号１
２１に応じて要求受付はレジスタ１〜３からの処理要求
信号１０５．１０７．１０９のうち一つを選択し、該処
理要求信号を要求送出信号１２２として図示せぬ処理部
に送出する。

次に、第１図を用いて本発明の一実施例の動作について
説明する。

本発明の一実施例においては各装置の優先度が、装置Ａ
−装置Ｂ〉装置Ｃとなっている。したがって、各装置Ａ
〜Ｃから次々に処理要求が出力されると、選択論理４で
は装置Ａからの処理要求または装置、Ｂからの処理要求
が選択され、装置Ｃからの処理要求は待ち状態となる。

すなわち、選択論理４からの選択信号１１０または選択
信号１１１に論理“１″が出力され、その出力毎にアン
ド回路８からのセット信号１１５が論理“１″となる。

これにより、計数口Ｆ＃Ｉ６ではアンド回路８からのセ
ット信号１１５が論理“１”となる毎に＋１ずつ加算さ
れていく。

また、装ｆｆ１Ａからの処理要求または装置Ｂからの処
理要求において処理に長時間を要する場合には、１マイ
クロ秒刻時パルス１１３が論理“１″となる毎（１マイ
クロ秒毎）にアンド回路８からのセット信号１１５が論
理“１′°となるので、計数回路６では１マイクロ秒刻
時パルス１１３が論理“１″となる毎に＋１ずつ加算さ
れていく。

計数回路６の値が＋１ずつ加算され、その値の全ピント
が“１”になると、オア回路９からの強制選択信号１１
Ｇ、１１７の値が反転されて夫々論理“０′°、論理“
１′となる１強制選択信号１１６が論理“Ｏ′°となる
ことにより選択論理４からの選択信号ｉ１ｏ、１ｉｉが
アンド回路１０．１１で抑止されるとともに、オア回Ｉ
ＭＬ２からの演算結果信号１２０が論理“１′°となっ
て、エンコーダ１３からは要求受付はレジスタ３からの
処理要求信号１０９がセレクタ５で選択されるようにセ
レクタ制御信号１２１が出力される。

このとき、オア回路１２からの演算結果信号１２０が１
′°となるので、計数回路６はリセットされてその値の
全ビットが“０゛°になる。

尚、計数回路６の値の全ビットが“１”となる前に選択
論理４からの選択信号１１２が論理“１”となったとき
、ずなわち選択論理４で装置Ｃからの処理要求が選択さ
れたときには、オア回路１２からの演算結果信号１２０
が論理“１”となって計数回路６がリセットされ、その
値の全ビットが“０”になる。

また、本発明の一実施例では装置Ｃの処理要求を最優先
とするのを計数回路６の値が全ビット“１′となった場
合としたが、計数回路６の値が予め設定された所定値と
一致したことを検出する検出手段を設け、検出手段が一
致を検出したときに装置Ｃの処理要求を最優先とする方
法もある。

この場合、所定値を必要に応じて変化させることら可能
である。

このように、優先度が最も低い装置Ｃからの処理要求が
待ち状態となっているときに、該処理要求が装置Ａから
の処理要求または装置Ｂからの処理要求によって３ｅい
越された回数と、これら処理要求の処理による待ち時間
とを計数回路６で計数し、計数口！１８６の値が予め設
定された一定数となったとき（本実施例では全ピッ１−
が“１”となったとき）に、セレクタ５で装置Ｃからの
処理要求を最優先に選択するようにすることによって、
低い優先度の処理要求が長時間時たされるのを防止する
ことができる。よって、低い優先度の処理要求が長時間
待たされることによる処理系全体の性能低下を防止する
ことができる。

１哩座豆温 以上説明したように本発明によれば、所定の優先順位に
従って選択される複数の処理要求のうち特定の処理要求
が待ち状態となっている間に他の処理要求によって追い
越された回数および該特定の処理要求の待ち時間の計数
値が予め設定された所定値となったとき、この特定の処
理要求を最優先で選択するようにすることによって、優
先度の低い装置からの処理要求が長時間待たされること
なく、処理系全体の性能低下を（１１７止することがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来例の構成を示すブロック図である。 主要部分の符号の説明 １〜３・・・・・・要求受付はレジスタ４・・・・・・
選択論理 第１図 艮買Ａよ０ −１！Ｂよつ 夛５ＩＣＩつ 「 ガ鵞ツ叩へ ５・・・・・・セレクタ ６・・・・・・計数回路 ７．１２・・・・・・オア回路 ８〜１１・・・・・・アンド回路 １３・・・・・・エンコーダ

Claims (1)

【特許請求の範囲】
1. （１）所定の優先順位に従って選択される複数の処理要
   求のうち特定の処理要求が待ち状態となっている間に他
   の処理要求が処理された回数および前記特定の処理要求
   の待ち時間を計数する計数手段と、前記計数手段の計数
   値が予め設定された所定値となったとき、前記特定の処
   理要求を最優先で選択する選択手段とを設けたことを特
   徴とする処理順序決定回路。