JPS6081945A

JPS6081945A - 通信回線制御装置

Info

Publication number: JPS6081945A
Application number: JP58190312A
Authority: JP
Inventors: Jitsuo Sentoda; 仙洞田　実夫
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-10-12
Filing date: 1983-10-12
Publication date: 1985-05-10
Also published as: JPH0262066B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の属する技術分野〕本発明は、データ通信装置の通信制御装置に関する。特
にソフトウェアによる処理の一部をハードウェアに負担
するようにして、そのステップ数を減らした通信制御装
置に関する。

〔従来技術の説明〕

従来の通信制御装置の回線制御回路は例えばＣＣＩＴＴ
勧告Ｖ２４の回路番号１０６．１０７などの受信制御信
号をソフトウェアの指示により周期的に読み出してその
変化を検出し、あるいは通信手順の監視のための各種タ
イマ手順をソフトウェアにより作成して実行してした。

これらの処理は単純な処理であるにもかかわらず多大な
ソフトウェアの処理時間の損失を生していた。

特に１つのプロセッサで複数の通信回線を制御するよう
に構成された共通制御形の通信制御装置の場合には、そ
の制御装置の負担が増大して、高速端末収容、多数端末
収容を行う上で制約となる問題が生じていた。

第１図は従来例の通信制御装置の構成を示す図である。

図面符号１はプロセッサで共通制御バス２を介し回線制
御部３を複数制御するように接続される。この説明では
便宜上８回線として説明すると、回線制御回路３には普
通汎用送信受信制御回路と呼ばれるＬＳＩが使用される
。このＬＳＩにはＣＣ４ＴＴ勧告Ｖ２４、ＶＳ２などの
制御に十分なラインタイマや受信制御信号変化検出回路
は必ずしも備えられていない。

図面符号４は上記Ｖ２４、ＶＳ２などで勧告されている
データ端末袋Ｗ　（ＤＴＥ）−データ制御装置（ＤＣＥ
＞間インタフェースで、送受信データ以外に多数の送受
信制御信号を含む信号を扱う。図面符号５はモデムで、
データ端末装置６を回線制御回路３に接続するものであ
る。このような通信制御装置においてはプロセッサＩの
制御は各回線の回線制御毎に、複数のラインタイマの計
時や複数の制御信号変化検出を行うごとが必要になり、
その処理量は大きく、ラフ１ウエアは複雑化する。

（発明の目的〕本発明は制御プロセッサの処理量を小さくして、そのソ
フトウェアを簡単化するとともに、１個の制御プロセッ
サが制御することのできる回線数を増大させ、また回線
の通信速度を増大させることができる装置を提供するこ
とを目的とする。

〔発明の特徴〕

本発明は複数回線を制御する通信制御装置の各回線制御
部に小さいハードウェアで実現できる時分割多重共通制
御回路による複数のラインタイマと複数の受信制御信号
変化検出回路とをハードウェアとして設はソフトでの設
定時間経過後および受信制御信号に変化が発生したとき
に、ソフトウェアに割込みにより報告するように構成し
ソフトウェアの処理ステップ数を減らし、他の重要な処
理にこの時間を振り向け、高速回線および多数通信回線
の処理を可能にしたことを特徴とする。

すなわち本発明はＣＣｊＴＴ勧告Ｖ２４、ＶＳ２などの
機能を有する通信回線を複数収容する通信制御回路にお
いて、従来ソフトウェアの指示によりプロセッサが行っ
ていた時間針数や従来制御信号変化検出を、通信処理能
方向上のために、個別に設けたハードウェアで実行させ
るものである。すなわち各回線制御部に、少いハードウ
ェアで実現できるメモリを使用した時分割多重制御回路
を設け、時間を計数する複数のラインタイマ回路と複数
の受信制御信号変化検出回路を設ける。上記ラインタイ
マがソフトウェアにより時間値が設定され、そして起動
されれば設定された時間が経過した時、および上記変化
検出回路がソフトウェアで起動されればその受信制御信
号に変化が検出された時に、それぞれソフトウェアに割
込みによりこれを報告し、その結果、ラフ１−ウェアの
処理能方向上を図り、高速回線および多数通信回線収容
を可能とすることを特徴とする。

〔実施例による説明〕

第２図は本発明の実施例装置のブロック構成図である。

図中の図面符号１．２．３および５は第１図で説明した
各部分と名称および機能とが同一である。図面符号１０
が前記各モデム５は共通バス２を結合するように本発明
により付加する時分割多重共通制御回路である。また本
発明では各回線毎に図面符号１１の前記ＣＧＩＴＴ勧告
Ｖ２４、Ｖ３５内の複数の受信制御信号の変化検出回路
および複数のラインタイマを備えるところに特徴がある
。図面符号１２は受信制御信号以外の前記データ端末−
データ制御（ＤＴＥ−ＤＣＥ）装置間インタフェースの
信号線である。

ここでは１回線当り前記ラインタイマを４回路、受信制
御信号の変化検出回路を４回路すなわち８回線で３２個
のラインタイマおよび３２個の変化検出回路を有する回
路を例として説明する。

第３図はアドレスカウンタの形式図である。これは、時
分割多重処理で３２個のラインタイマと、３２　（ＩＩ
の変化検出回路のそれぞれの処理時間と、メモリアドレ
スを指定する６４進のアドレスカウンタ形式図である。

図面符号２１はアドレスカウンタの「２３」、「２４」
および「２５」ビットであり８回線分のメモリアドレス
を示し、図面符号２２ば各回線メモリ内のラインタイマ
部か変化検出回路部かを指示し、図面符号２３の「２０
」、「２１」ビットはメモリ内のラインタイマおよび変
化検出回路番号を示す。

第４図は時分割多重処理用のメモリ分割状態を示し、こ
れは第３図の形式図に対応するアドレスカウンタ（第５
図中の５１）で周期的にアクセスされる。図面符号３０
は例えば６４ワードのメモリでこれを図面符号３１．３
２・・・３８で示す各回線制御部に対応したメモリエリ
アに分割し、さらに図面符号３９のラインタイマと、図
面符号４０の前記変化検出部分に区別される。上記メモ
リエリア３９と４０はそれぞれ４個のライ、ンタイマ部
と４個の変化検出部に分けられている。

第５図は本発明の実施例装置の詳細ブロック構成図であ
る。回線番号０の４．−１選択回路５８ないし回線番号
７の４−１選択回路５９の出力はそれぞれ回線制御用８
−１選択回路６０に入力する。上記選択回路６０の出力
は、現受信制御信号６４を介して変化検出回路６２に入
力する。アドレスカウンタ５１の出力は、このアドレス
カウンタ５１の「２０」、「２１」ビット２３を介して
前記回線番号０の４−１選択回路５８ないし回線番号７
の４−１選択回路５９に入力し、「２３」、「２４」、
「２５」ビット２１を介して前記回線制御用８−１ｍ択
回路６ｏに入力しさらに「２２」ビット２２を介して２
−１選択回路５６に入力し、さらに才た「２°」〜「２
５」ビｙ　ト５３　（２１＋２２＋２３）を介してメモ
リ３ｏに入力するとともに状態レジスタ６９に入力する
。

」１記メモリ３０の出力はメモリデータ保持用レジスタ
５４に入力し、このレジスタ５４の出力は、割込信号発
生回路６６に入力するとともに変化検出回路６２および
ラインタイマ回路６５に入力する。上記変化検出回路６
２およびラインタイマ回路６５の出方はそれぞれ１−１
ｉ！択回路５６に入力する。上記２−１選択回路５６の
出力とプロセッサｌからの起動信号５５はメモリ３０に
入力する。前記割込信号発生回路６６の一方の出力はプ
ロセッサ１への割込信号６７であり、他方の出力は状態
レジスタセント信号６日を介してプロセッサｌへの状態
レジスフ信号７０を発する状態レジスタ６９に入力する
。次に第５図の回路について各ブロックの機能を説明す
る。図面符号５１は第３図で示した形式図に対応するア
ドレスカウンタであり、これで示されるアドレスによっ
て何の処理をずべきかが指定される。

図面符号３０は第４図に示したメモリで時分割多重処理
用の情報を一時記憶するもので、図面符号５３で示され
るアドレスカウンタ５１の「２θ」〜「２５」ビット（
２１＋２２＋詔）によりメモリエリアが選択される。図
面符号５４は各処理の始め、１サイクル前に記憶された
上記メモリの内容を保持するレジスタである。図面符号
５５はプロセッサ１からの情報書込みおよび起動信号用
線であり、図面符号５６はラインタイマ回路または変化
検出回路かを選択する２−１選択回路であり図面符号２
２で示されるアドレスカウンタ５１の１２２」ビットに
より指示される。

図面符号５８は回線番号０、図面符号５９は回線番号７
用の受信制御信号を選択する４−１選択回１／８で図面
符号２３で示されるアドレスカウンタ５１の「２θ」、
「２１」ピッ１−により選択される。図面符号６０は回
線を選択する８−１選択回路であり、図面符号２１で示
されるアドレスカウンタ５１の「２３」、「２４」、「
２５」ビットにより選択される。図面符号６２は変化検
出回路で図面符号６３の１サイクル前の情報と現情報６
４とを比較しその変化を検出する回路である。図面符号
６５ばラインタイマ回路で、１サイクル前の情報に「＋
１」の加算を行う回路である。図面符号６６は割込信号
発生回路で、変化検出回路６２およびラインタイマ回路
６５により検出されてメモリ３０に記憶された変化検出
または規定時間到達信号により割込信号６７を作成しプ
ロセッサ１　（ＣＰＵ）に報告するとともに、何の割込
みかを示す状態レジスタ６９にアドレスカウンタ５１の
２０〜２５ピツＩ・をセラ１−する状態しジスタセット
信号６８を発生する。図面符号７０はプロセッサｌへの
割込状態レジスタ信号である。

本発明の装置としての動作を示す。プロセッサ１は信号
線５５により、指定するメモリのアドレスに起動をかけ
る。ラインタイマの場合は起動するとともに時間値も同
時に設定する。この指定されたアドレスの値にアドレス
カウンタ５１が達した時、メモリテーク保持用レジスタ
５４にこのメモリの内容が保持され、変化検出の場合は
変化検出回路６２で保持メモリからの１サイクル前状態
と、８−１選択回路からの現受信制御信号６４の現状態
とが比較され、またラインタイマの場合はラインタイマ
回路６５でタイマ値に＋１加算されその結果は２−１選
択回路５６で選択されメモリ３０に記憶される。

以上の動作をくり返し変化検出信号またはラインタイマ
規定時間到達信号がメモリ３０に記憶され割込信号発生
回路６６でこれが検出されるとこの割込信号発生回路６
６からの割込信号６７がプロセッサ１に報告されプロセ
ッサ１はこの割込を受け、状態レジスタ６９の内容を状
態レジスタ信号７０から受信し何の割込であるかを知る
ことができる。

（発明の効果）以」−説明した本発明の時分割多重共通制御回路は複数
回線を収容する通信制御装置の回線制御部に複数のライ
ンタイマと複数の受信制御信号変化検出回路とを少いハ
ードウェアで実現できる時分割多重共通制御方式による
回路によって付加し、従来ソフトウェアで行ってした処
理を代行することで処理能力が向上するとともに高速回
線および多数通信回線収容を可能とする効果があった。

【図面の簡単な説明】

第１図は従来の通信制御装置のブロック構成図。第２図は本発明の実施例の通信制御装置のブロック構成
図。第３図は本発明実施例アドレスカウンタ信号形式図。第４図は本発明実施例メモリ部分のエリア配置図。第５図は本発明実施例装置のブロック構成詳細図。ｌ・・・プロセッサ、２・・・共通制御バス、３・・・
回線制御回路、４・・・データ端末（ＤＴＥ）−データ
制御’（ＤＣＥ）　間インタフェース、５・・・モデム
、６９．・データ端末装置、１０・・・時分割多重共通
制御回路、Ｉｔ・・・受信制御信号、１２・・・受信制
御信号以外のＩ）ＴＥ−ＤＣＥ間イフィンタフエース１
・・・アドレスカウンタの「２３Ｊ、「２４」、「２５
」ビット、２２・・・アドレスカウンタの「２２」ビッ
ト、２３・・・アドレスカウンタのｒ２０Ｊ、ｒ２１　
Ｊビット、３０・・・メモリ、３９・・・ラインタイマ
用メモリエリア、４０・・・変化検出回路用メモリエリ
ア、５１・・・アドレスカウンタ、５３・・・アドレス
カウンタの「２１）」〜「２５」ビット（２１＋２２＋
２３＞　、５４・・・メモリデータ保持用レジスフ、５
６・・・２−１選択回路、５８〜５９・・・４−１選択
回路、６０・・・回線制御用８−１選択回路、６２・・
・変化検出回路、６３・・・保持メモリからの１サイク
ル前データ、６５・・・ラインタイマ回路、６６・・・
割込信号発生回路、６７・・・割込信号１，６日・・・
状態レジスタセット信号、６９・・・状態レジスタ。児　３　図１ｎ

Claims

【特許請求の範囲】

（１）通信回線に設けられたモデムを制御するたνに上
記通信回線毎に設けられた複数の回線制御船路と、この複数の回線制御回路と共通制御バスにより結合され
この回線制御回路を共通に制御する１個のプロセッサとを備えた通信回線制御装置において、上記プロセッサおよび上記各モデムに結合され、時分割
処理により、上記各モデムから送出される受信制御信号
の変化を検出する変化検出回路および上記各モデムから
送出される信号の発生経過時間を計時するラインタイマ
回路を含む時分割多重制御回路を設け、上記変化検出回路は上記プロセッサにより起動されてか
ら変化が検出されたときにそのプロセッサに割込信号を
送出するように構成され、」１記ラインタイマ回路は上
記プロセッサにより設定された時間を計時したときにそ
のプロセッサに割込信号を送出するように構成されたことを特徴とする通信回線制御装置。