JPS6354268B2

JPS6354268B2 -

Info

Publication number: JPS6354268B2
Application number: JP57120357A
Authority: JP
Inventors: Tsunehachi Ishitani; Shuichi Tonami; Makoto Aoki; Tsutomu Utsuki; Tomoshi Ookanda
Original assignee: Nippon Telegraph and Telephone Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp; Nippon Telegraph and Telephone Corp
Priority date: 1982-07-10
Filing date: 1982-07-10
Publication date: 1988-10-27
Also published as: JPS5911055A

Description

【発明の詳細な説明】発明の技術分野本発明は、特に半導体集積回路技術を用い、複
数の伝送制御手順処理が可能な、小型で高速の通
信制御装置に関するものである。

技術の背景通信処理装置においては第１の処理モードであ
る高信頼、高速用のHigh Level Data Link伝送
制御手順（以下HDLC手順と略記）（JIS：
C6363、C6364、C6365）および第２の処理モー
ドである公衆データ網用同期式端末装置（DTE）
とデータ回線接続装置（DCE）間のインターフ
エース（CCITT勧告のＸ・21）の呼制御手順
（以下DTE・DCE間呼制御手順と略記）の各処理
や、DTE・DCE間呼制御手順モード及びHDLC
手順処理モード（以下HDLCモードと略記）相互
のモード処理等は中央処理装置（以下CPUと略
記）のソフトウエア処理で実行していた。このた
めCPUの処理負荷が増大する。また中央のCPU
の処理負荷軽減のためには、上記手順処理等を専
用に実行するプロセツサを中央のCPUの下位に
設け処理分割を行つたりしていたが、専用のプロ
セツサが必要となりハード量が増大する。

従来技術と問題点従来、通信制御装置として、SYN同期、フラ
グ同期方式の各種伝送制御手順を処理するLSIと
して幾種類かのものがあるが、これらは以下のよ
うな欠点を持つている。

(1) 従来のこの種装置は、伝送制御手順のすべて
の手順処理を、その装置のみでカバーするもの
でなく、多くは、同期制御、誤り制御処理と、
Ｈ−DLC手順においてはＯ挿入／除去処理程
度のもので残りのシーケンス処理、タイマ処
理、状態管理処理等のいわゆる手順処理部は、
上位装置である通信処理装置のソフトウエアで
行なつている。この通信処理装置で負担する処
理は、フレームを受信するごとに行わねばなら
ず、通信処理装置の処理能力低下や、収容回線
数減少等の欠点があつた。

(2) 従来の、複数の同期制御の処理を可能とする
この種装置において第１の同期制御と第２の同
期制御の切り替えは、同装置内に設けたモード
設定レジスタに、各々の制御モードを示すコー
ドをモード切り替えごとに上位のCPUが書き
込むことによつてのみ行つていた。このため例
えば、呼設定をDTE・DCE間呼制御手順処理
のデータ伝送をHDLC手順で行うようなテレテ
ツクスのごとき通信用処理装置では、まず
CPUがDTE・DCE間呼制御手順処理（SYN同
期モード）を指定し、呼設定完了後、また
CPUがHDLC（フラグ同期モード）を指定し切
り替えるため、再度モードレジスタの内容を設
定する必要があり、上位のCPUの処理負荷が
増大する欠点がある。また、単一の同期制御、
例えばフラグ同期制御のみを可能とする半導体
通信制御装置を上記テレテツクスのような通信
用処理装置に用いようとした場合、別途同一回
線にＳ−YN同期制御が可能な装置を付加する
必要があり、装置の大型化、コスト高になる欠
点がある。

発明の目的本発明は、これらの欠点を除去し、複数の同期
制御処理を可能とし、上位装置の処理量を軽減
し、高速のデータ伝送が容易にできる、経済的な
半導体通信制御装置を実現することを目的とす
る。以下図について説明する。

発明の実施例第１図は本発明の実施例である。本実施例にお
いては手順処理をワイヤード・ロジツクとマイク
ロプログラムで分担して行う形態をとつている。
第１図において、１が本半導体通信制御装置で１
個の半導体集積回路で構成され、データバス４及
びアドレスバス５を介して上位のCPU２と主記
憶装置３に接続される。６はアドレス可能な記憶
装置で例えばROMにより構成され、本半導体通
信制御装置の動作を制御するためのプログラム命
令、および手順処理の一部を制御するためのプロ
グラム命令を保持しておく。７は記憶装置６に保
持されたプログラム命令を遂次読み出しこれを解
析し、他のブロツクへ制御信号を分配する制御装
置で、プログラムカウンタ、命令レジスタ、命令
デコーダ、ジヤンプ回路、等から成る。８はデー
タの入力線及び出力線９，１０を通じて伝送回路
に接続され、回線からのデータの受信、回線への
データの送信を実行しフラグ同期又はSYN同期
制御、誤り制御等手順処理の基本的で実時間処理
の厳しい制御をワイヤード・ロジツクで実行する
回線接続部である。９は回線からのデータ入力
線、１０は回線へのデータ出力線である。１１は
算術もしくは論理の少なくとも一つを行う演算装
置で制御装置７の制御のもとに動作する。１２は
データレジスタで回線から受信した、あるいは回
線へ送信するデータを一時蓄積したり、手順処理
に必要なシステム定数やカウンタ値（例えば最大
情報フイールド（以下Ｉフイールドと略記）のＩ
フレーム情報フイールドビツト数、連続タイムア
ウト回数等）を保持したり、上位のCPU２から
のコマンドであるコマンドワードの内容や本半導
体通信制御装置の状態を示す状態語等を保持して
おくための記憶装置であり、例えばRAMやフリ
ツプフロツプＦ／Ｆから構成される。レジスタ１
２の内容は必要に応じて演算装置１１を用いて演
算され同じ又は異なるレジスタ１２の領域に保持
される。１３は32ビツト（４バイト）巾のデータ
バツフアレジスタであり、半導体通信制御装置１
と主記憶装置３の間でデータのDMA転送を行う
ためのレジスタである。１４は半導体通信制御装
置１と外部データバス４との間をつなぐための双
方向バツフアであり、１５は外部バス４からのデ
ータを双方向バツフア１４を経てデータバツフア
レジスタ１３へとりこむための信号線、１６は逆
にデータバツフアレジスタ１３から双方向バツフ
ア１４を経て外部バス４にデータを出力するため
の信号線であり、１７は主記憶装置３とのデータ
のやりとりを行うデータ入出力線である。１８は
前記データバツフアレジスタ１３と主記憶装置３
との間でデータの直接転送の実行を制御するため
のDMA制御装置で、主記憶装置３へアクセスす
るアドレスを保持するアドレスレジスタ及びこの
アドレスレジスタの内容を逐次＋１するためのイ
ンクリメンタを含んでいる。１９は上位CPU２
からの送受信起動指示、上位CPU２への割込信
号発生等を制御するインタフエース制御部であ
る。２０は回線接続部８内に設けた各種レジスタ
やアドレスバス５、ROM６に蓄積されたデータ
を他部へ転送する際用いる内部Ｓバス、２１は演
算装置１１からの演算結果を上記各レジスタへ転
送する際用いる内部Ｒバスである。２２〜２５は
制御装置７と他ブロツク間での制御信号をやり取
りするための制御線、２６はDMA制御装置１８
とインタフエース制御部１９間の制御線である。
２７，２８は半導体通信制御装置１に接続する上
位Ｃ−PU２のデータバス巾を指定するためのバ
ス巾指定信号線、２９は主記憶装置３へアクセス
するアドレスを出力するための信号線、３０，３
１は上位CPUと結合され、半導体通信制御装置
１の起動に用いられる信号線で、３０は現在半導
体通信制御装置１が起動されて実行中か否かを示
すための信号線、３１は上位CPU２からの起動
信号を入力するための信号線である。３２，３３
はモデム制御等のための入力及び出力信号線であ
る。

第２図に、回線接続部８のさらに詳細な図を示
す。第２図において３４は受信データを保持する
１の受信シフトレジスタ、３５は第２の受信シフ
トレジスタ、３６は第３の受信シフトレジスタで
ある。３６の受信シフトレジスタへはセレクタ３
７により第２の受信シフトレジスタ３５からの出
力かデータ入力線９からの直接データかが選択さ
れて入力される。第３の受信シフトレジスタ３６
までビツトシリアルに入力されてきたデータは信
号線３８を介して受信キヤラクタバツフア３９へ
ビツトパラレルに転送される。データが受信キヤ
ラクタバツフア３９へ転送されると同時に第１図
の半導体通信制御装置１内のマイクロ命令へ割込
まれ次の処理を待つ。４０はデータ入力線９から
入つてくるビツトシリアルデータを監視し、
HDLC手順制御においてはフラグパターン検出、
Ｄ除去、アポート・アイドルパターンの検出を、
DTE・DCE間呼制御手順処理ではアイドルパタ
ーンの検出、パリテイチエツクを行う回路ブロツ
クである。４１はパターン検出回路４０の検出結
果や、第３の受信シフトレジスタ３６から受信キ
ヤラクタバツフア３９へデータが転送されたこと
を感知し、受信動作の制御を司る回路ブロツク
で、受信データのビツト数及びバイト数をカウン
トするカウンタを内蔵する。４２はHDLC手順制
御におけるフレームチエツクシーケンス（以下
FCSと略記）を行う回路ブロツクである。４３は
マイクロ命令への割込みに関し、データ受信の割
込原因を保持するための受信割込レジスタで第１
図の制御装置７の制御回路がこの受信割込を感知
すると受信割込レジスタ４３の内容を信号線４４
を通じて内部Ｓバス２０へ読み出す。４５は
DTE・DE間呼制御処理動作時に第３の受信シフ
トレジスタ３６にシフトされたデータの内容を検
出する回路ブロツクである。受信キヤラクタバツ
フア３９、受信割込レジスタ４３及び後に述べる
周辺レジスタ６０はセレクタ４６を介して内部Ｓ
バス２０に接続される。４７は第１図データバツ
フアレジスタ１３又はデータレジスタ１２内に一
時蓄えた送信データを内部Ｒバス２１を通じて保
持しておくための送信キヤラクタバツフア、４８
は送信データを回線１０へ出力するための送信シ
フトレジスタで、送信シフトレジスタ４８で送信
データはパラレルデータからシリアルデータへと
変換される。４９はフラグ同期又はSYN同期制
御におけるフラグシーケンス(F)又はSYNキヤラ
クタのパターンを発生する回路ブロツクでセレク
タ５０を介して送信シフトレジスタ４８に接続さ
れる。５１はHDLC手順制御におけるFCSを発生
する回路ブロツク、５２はＯ挿入及びバリテイ発
生回路、５３はall“０”、all“１”、“0101……”の
出力データを発生する回路ブロツクで、セレクタ
５４によりデータ出力線１０からの出力データは
送信シフトレジスタ４８、FCS発生回路５１、特
殊データ発生回路５３のいずれをとるか選択され
る。５５はモードレジスタで本半導体通信制御装
置１の動作モード（Ｈ−DLCモードかDTE・
DCE間呼制御手順モードか）の指定、内部クロ
ツク発生回路であるボーレートジエネレータ５６
の発生周波数の指定等を行うためのレジスタであ
る。又５７は送信制御ジスタで、セレクタ５４と
合せ、回線接続部の送信側の状態遷移を指示する
レジスタである。５８は送信状態遷移における現
在の状態を記憶しマイクロプログラムからの指示
に従い、モードレジスタ５５及び送信制御レジス
タ５７の内容により送信制御を行う回路ブロツク
である。５９はモデム制御等のためのレベル変化
検出回路、６０は周辺レジスタである。本実施例
では入力信号線３２は３本の信号線から成つてい
るが、この３本のいずれかの信号レベルが“０”
から“１”又は“１”から“０”へ変化すると、
レベル変化検出回路５９はこのレベルの変化を検
出し周辺レジスタ６０の信号線に対応する所用の
ビツトをセツトし、マイクロ・プログラムへ割込
む。６１は周辺マスクレジスタで、周辺レジスタ
６０によるマイクロプログラムへの割込みをマス
クするためのレジスタであり、またモデム出力信
号線３３のレベルを“１”又は“０”に設定する
ためのレジスタでもある。３３の信号線は本実施
例では２本設けている。６２はデータ折返し回路
で、試験のため、データ出力線１０からの出力デ
ータをデータ入力線９の入力部へ折り返して入力
するための回路ブロツクである。

第３図は、第１図のデータバツフアレジスタ１
３及びその周辺の詳細図である。本実施例では内
部Ｓバス２０及び内部Ｒバス２１のバス巾を８ビ
ツトとしている。データバツフアレジスタ１３は
４個のバイトレジスタＡ，Ｂ，Ｃ，Ｄから構成さ
れている。

６３はこの４バイト構成のデータバツフアレジ
スタへの入力データとして内部Ｒバス２１からか
外部端子２３からかを選択したり、４個のバイト
レジスタＡ〜Ｄのいずれを選択するか切り分ける
入力セレクタで、制御回路７により、制御線６５
を通じてその制御信号が与えられる。また６４は
データバツフアレジスタ１３のデータを内部Ｓバ
ス２０に出し、データレジスタ１２等へデータを
転送する際、Ａ〜Ｄのいずれのバイトレジスタを
選択するかを切り分ける出力セレクタでその制御
線が６６である。また６７は双方向バツフア１４
内のトライステート出力バツフアをオン、オフす
る制御線で、２７，２８は回線接続部８、出力信
号線１６、モデム制御用入力信号線３２のビツト
の上位CPUのデータバス巾を指定する信号線BW
１，BW０であるが、該信号線BW１，BW０の
信号レベルが（“０”、“０”）のとき８ビツト、
（“０”、“１”）又は（“１”、“０”）のとき16ビ
ツ
ト、（“１”、“１”）のとき32ビツトを示す。バス
巾として８ビツトが指定されるとバイトレジスタ
Ａ〜ＤのうちＡのみが使用され、16ビツト指定の
ときはＡ、Ｂが、32ビツト指定のときはＡ〜Ｄす
べてが使用されるが、これらの制御は制御装置７
より６５，６６の制御線により実行される。

第４図ａ，ｂは、本実施例が主記憶装置３へデ
ータを書き込む際のマイクロ命令のフローの一例
を示したものである。第４図ａ中、BW１，BW
０は第１図及び第３図のバス中指定信号線２７，
２８の信号レベルでCDFLG１は第１図データレ
ジスタ１２内に設けたフラグ領域を示す。第４図
ａに示すようにバス巾指定に応じ、CDFLG１領
域に、８ビツト指定であれば（40）_M、16ビツト指
定であれば（80）_H、32ビツト指定であれば（00）_H
が各々まず設定される。次いでデータを主記憶装
置３へ転送するルーチンが第４図ｂであるが、ま
ず上記CDFLG１の内容判定より８、16、32ビツ
トのいずれのバス巾かを判定し、32ビツトバス巾
であれば、第１図データレジスタ１２内に設けた
データのセーブエリアIMWSV１〜IMWSV４か
ら遂次データをデータバツフアレジスタＤ〜Ａへ
転送する。MDRA〜MDRDは第３図のバイトレ
ジスタＡ，Ｂ，Ｃ，Ｄに相当し、データレジスタ
への４バイトの連続転送が完了すると、Ｄ−MA
−Write命令が実行され、第１図のデータ入力線
９からアドレスが出力されると共に、第３図の双
方向バツフア１４が開放され、32ビツトのデータ
が出力され主記憶装置３へのデータ書き込みが実
行される。逆に主記憶装置３からのデータの読出
し時には、32ビツトデータが双方向バツフア１４
を通じて第３図のバイトレジスタＡ〜Ｄへ取り込
まれたあと、Ｄ，Ｃ，Ｂ，Ａと順次第１図のデー
タレジスタ１２のセーブエリアへ転送し、データ
読み出しを終了する。データバス巾が16ビツトの
時はデータバツフアレジスタ１３とデータレジス
タ１２の間のデータ転送がバイトレジスタＡ，Ｂ
のみで、８バイト巾のときはＡのみで実行される
ことにより、８、16、32ビツトのいずれのバイト
巾であつても上位CPUとして用いることが可能
となる。

本実施例においては内部Ｒバス２１および内部
Ｓバス２０のバス巾を８ビツトとしているが、16
ビツトあるいは32ビツトの構成も可能であること
は容易に理解できる。

次いで、第１図〜第３図を用いて手順処理動作
について説明する。第１にHDLC手順処理動作で
あるが、本半導体通信制御装置１を動作させるに
当り、まず該通信制御装置１の動作モードを指定
する。動作モードは第２図のモードレジスタ５５
に指定モードを書き込むことにより設定される。
モードレジスタ５５は第５図に示すようなビツト
構成を持ち、該通信制御装置１の動作モード
（HDLCモードか、SYNモードかまたは閉塞モー
ドか）の指定、送受信クロツクのクロツク源およ
び内部クロツクのクロツク周波数の指定等を行う
もので、該通信制御装置１の初期設定時に、上位
Ｃ−PU２よりモード設定コマンドによつて指定
モードを書き込む。モード指定はモードレジスタ
５５の第１及び第０ビツト目の２ビツトで指定さ
れ、これらが（“１”、“０”）のときHDLCモード
が指定される。モードレジスタ５５によりHDLC
モードが指定されると、データ出力線１０の送信
回線からは送信フレームがない限り、フラグ(F)パ
ターンが送出される。まず、HDLC手順の送信動
作から説明する。相手局へデータ送信を行う場
合、上位CPU２は主記憶装置３にデータ送信コ
マンドを作成し、半導体通信制御装置１を起動す
る。第６図は該通信制御装置１の送信又は受信起
動法を示す概念図である。

３０は、半導体通信制御装置１が送受信動作を
実行中か否かを示すフラグ信号線で、例えば送信
動作実行中を示すWBUSY、受信動作実行中を
示すＲ−BUSYの２信号線から成り、各々信号
レベルが“１”のとき「動作中」であることを示
す。３１は上位Ｃ−PU２が該通信制御装置１を
起動するための起動用信号線で、送信起動
（INIW）と受信起動（INIR）から成る。６８は
コマンドアドレス６９のアドレス「BBB」等を
格納しておくための主記憶装置３上のコマンドア
ドレステーブル（CMAT）で、アドレス
「AAA」がその先頭アドレスとなつている。７０
は該通信制御装置１の送信、受信、共通制御の実
行を制御するコマンドであるコマンドワード
LCW７１を格納しておくための主記憶装置３上
の領域でコマンドアドレス６９のアドレス
「BBB」がその先頭アドレスとなつている。７２
は該通信制御装置１内においてCMATの先頭ア
ドレス「AAA」を保持しておく領域、７３は一
時的にコマンドアドレス６８を保持しておく領
域、７４はコマンドワーク７１を格納しておくた
めのレジスタで第１図のデータレジスタ１２の一
部を用いる。送信動作の起動に当つては、上位
CPU２は送信コマンド７１を主記憶装置３上に
作成した上でビジ表示信号線３０の１信号線であ
るWBSYが“０”であることを確認した上で内
部Ｒバス２１のINIWをONにする。領域７２に
は該通信制御装置１のリセツト時にあらかじめ
CMAT先頭アドレス「AAA」を書き込んでお
く。INIWがONになると該領域７２中のアドレ
ス「AAA」がアドレス線２９を通して主記憶装
置３にアクセスされ、CMAT６８の内容がデー
タ線１７を通じて領域７３へとりこまれる。第７
図は、データ巾８ビツト、アドレス巾16ビツトの
場合のCMAT６８の内容を示す一例である。７
５は受信用コマンドアドレス、７６は送信用コマ
ンドアドレス、７７はLSW格納アドレスを示す。
LSWは該通信制御装置１から上位CPUへの割込
原因等の該通信制御装置１の状態情報が書き込ま
れる領域である。７８は複数の該通信制御装置１
を用いたときに、どの装置からのLSW報告かを
識別するための装置識別番号である。送信起動に
よりCMATの内容が領域７３にとりこまれると
送信用コマンドアドレス７６のCMAS（第６図の
例ではこれを「BBB」とする）が設定されアド
レス信号線２９を通して主記憶装置３にアクセス
され、あらかじめ主記憶装置３上に設定された領
域７０内の所望の送信用コマンドワード（LCW）
７１がデータバス１７を通じて該通信制御装置１
内のLCW格納レジスタ７４にとりこまれる。
LCWが格納レジスタ７４にとりこまれると、マ
イクロ命令がこのLCWの内容を解析し、LCWの
内容に従つて送信動作が実行される。以上の
CMAT，LCWの主記憶装置３から該通信制御装
置１へのとりこみは、上位CPU２から一旦起動
がかけられると、主記憶装置３と該通信制御装置
１との間でDMAにより実行され、上位CPU２は
関与しない。

第８図ａ，ｂに、送信及び受信コマンド用
LCWの一実施例を示す。第８図ａが送信コマン
ド用Ｌ−CWで、LCWは８バイト（１バイト／
ワード）構成で、第０バイト目の７９はコマンド
コードが示され、第１バイト目には特殊動作を指
定するフラグ領域がとられている。８０はチエイ
ンコマンド指定フラグCMで、CM＝“１”が指定
されたときLCWを正常に実行終了すると、該通
信制御装置１は次のLCWを実行する。CM＝
“０”かつ次に説明するCD＝“０”のLCWを実行
すると、実行後LSWを主記憶装置３に格納し、
上位CPU２からの起動に対する動作を終了する。
８１はチエインデータ指定用フラグCDで、CD＝
“１”が指定されたデータ送信コマンドの送信デ
ータと、次のデータ送信コマンドの送信データは
１個のフレームで伝送する。８２は送信する情報
フイールド（以下Ｉフイールドと略記）のＩフレ
ームのＰビツトを“１”に指定するフラグＰであ
る。８３はそのLCWで送信するデータのバイト
数、８４は送信データが格納されている主記憶装
置３との先頭番地を示す。

該通信制御装置１はコマンドコード７９によ
り、LCWのなかでデータ送信用コマンドである
ことを解釈すると、主記憶装置３上のデータアド
レス８４より、順次送信データバイト数８３だ
け、第１図のDMA制御回路１８の制御によりデ
ータを該通信制御装置１内にとりこむ。主記憶装
置３よりデータバツフアレジスタ１３へとりこま
れたデータは、内部Ｓバス２０を通して直接又は
一旦データレジスタ１２へ一つあるいは複数バイ
トのデーとして蓄積した後、第２図の送信キヤラ
クタバツフア４７へ転送される。データレジスタ
１２から送信キヤラクタバツフア４７までのデー
タの転送はマイクロ命令により制御されるが以後
の動作は主に回線接続部８のワイヤド・ロジツク
により実行される。送信キヤラクタバツフア４７
にデータが入ると、さらに送信シフトレジスタ４
８にデータは移行され、ここでビツトシリアルな
データに変換され、セレクタ５４を通つて回線１
０へ送出される。送信キヤラクタバツフア４７か
ら送信シフトレジスタ４８へデータが移行され、
送信キヤラクタバツフア４７が空になると、マイ
クロ命令に送信キヤラクタバツフア４７への送信
キヤラクタ書込要求の割込がおこる。割込を受け
たマイクロ命令は、前記の通りデータバツフアレ
ジスタ１３またはアドレスバス５から次の送るべ
きキヤラクタを送信キヤラクタバツフア４７へ転
送し、その一連の動作を続けデータを回線へ送出
する。HDLC手順処理においては、フレームの最
初と最後を示すフラグＦはＦ、SYN発生回路４
９で作成され、回線オープンコマンドにより該通
信制御装置１の回線がオープン状態のときはフレ
ーム送出時以外は常にフラグが送出されている。
またデータ送信コマンドにより、送信命令がかか
ると、データ出力線１０からの情報フイールド
（Ｉフイールド）のＩパートの送出に先立つて、
制御装置７及び演算装置１１を用い所望のＡパー
ト及びＣパートが作成される。Ａパートはアドレ
スフイールド（以下Ａフイールドと略記）、Ｃパ
ートは制御フイールド（以下Ｃフイールドと略
記）である。これらＡ、Ｃ両パートが送信キヤラ
クタバツフア４７に転送され、ＩフイールドのＩ
パートの前に送出される。また、Ｉパートの最後
のキヤラクタが送信キヤラクタバツフア４７に転
送されると送信制御レジスタ５７内の最後キヤラ
クタ指示ビツトを立て、最終キヤラクタに引き続
きFCS発生回路５１で作成した２バイトのFCSを
セレクタ５４を通して送出する。またビツトシリ
アルなデータの回線１０への送出にあつては０挿
入パリテイ発生回路５２により０挿入操作を行な
つている。

データ受信時の動作は以下の通りである。第２
図のデータ入力線９よりビツトシリアルに入力し
てきたデータは、パターン検出回路４０により０
除去されると共に、第１の受信シフトレジスタ３
４に蓄えられる。第１のキヤラクタがパターン検
出回路４０によりフレームの開始を示すフラグだ
と検出されると、受信制御回路４１に通知され、
フレームの開始フラグは第３の受信シフトレジス
タ３６までシフトされるが、受信制御回路４１に
より受信キヤラクタバツフア３９へは転送されな
い。セレクタ３７はモードレジスタ５５にHDLC
手順制御を指定したことにより、第２の受信シフ
トレジスタ３５からの出力を選択する。フラグに
続く第２のキヤラクタであるＡパート以降は、第
３の受信シフトレジスタ３６にこのキヤラクタが
入るとパターン検出回路４０でフレームの最後の
フラグが検出さされるまで、第３の受信シフトレ
ジスタ３６から受信キヤラクタバツフア３９へ転
送されると共に、受信制御回路４１内の受信キヤ
ラクタのバイトカウンタにより第３の受信シフト
レジスタ３６に転送されたキヤラクタが、Ａパー
トかＣパートかＩパートかが検出される。第３の
受信シフトレジスタ３６にデータが入ると、マイ
クロ命令に対し、受信キヤラク引取り要求の割込
みが起ると共に、第３の受信シフトレジスタ３６
のデータが受信キヤラクタバツフア３９へ転送さ
れる。受信キヤラクタバツフア３９に転送された
キヤラクタが、Ａ又はＣパートの場合はセレクタ
４６を通し、内部Ｓバス２０を経由して、データ
レジスタ１２内に設けたＡ、Ｃパート保持エリヤ
にこのキヤラクタを転送する。Ａ、Ｃパート保持
エリアに転送されたＡパートキヤラクタは該通信
制御装置１のリセツト時にデータレジスタ１２内
のコマンド用アドレス／レスポンス用アドレス設
定エリヤに設定されたアドレス（通常DTE側の
コマンド用アドレス01_H、レスポンス用アドレス
03_H）及びグローバルアドレス１１……１との一
致検出を演算装置１１を用いて行い、OKであれ
ば次の処理へ、誤つていれば未定義コマンド／レ
スポンス検出した旨、上位CPUへLSWで報告す
ると共に相手局に対しフレームリジエクト
（FRMR）フレームを該通信制御装置１が自律的
に送出する。キヤラクタがＣパートの場合、Ｃパ
ート保持エリヤに転送後、フレーム種別の判定、
シーケンス番号の一致検出、正常受信の場合の手
順処理に必要な各種カウンタ、レジスタのインク
リメント動作が実行される。受信キヤラクタバツ
フア３９へ第３の受信シフトレジスタ３６から転
送されたキヤラクタがＡパート受信以降３バイト
目以降のキヤラクタで最後のフラグを第１の受信
シフトレジスタ３４にまだ受けとつていない場
合、これはＩパートを示し、この場合はキヤラク
タバツフア引き取り要求の割込みに対し、マイク
ロ命令は受信キヤラクタバツフア３９のキヤラク
タを、Ａ、Ｃパートの場合同様内部Ｓパス２０を
経由して直接データバツフアレジスタ１３へ転送
するか、又は一旦データレジスタ１２内の受信デ
ータバツフアセーブ領域に蓄積した後データバツ
フアレジスタ１３へ転送し、DMAで主記憶装置
３に書き込む。データの送信動作において送信起
動が必要であつたのと同様、受信動作においては
受信起動が必要である。起動法は送信時と同じ
で、異なる点は第６図において、RBUSY信号線
による空きを見た上で受信起動INIRをONとす
ることである。受信起動がかかつたときの受信コ
マンド用LCWの内容は、第８図ｂに示す通りで
ある。８５はコマンドコード、８８は受信バツフ
アのバイト長、８９は受信バツフアの先頭アドレ
スを示す。

データ入力線９より受けたデータがデータバツ
フアレジスタ１３へ転送され、上位CPU２のデ
ータバス巾に相当するバイト数だけデータバツフ
アレジスタ１３へ蓄積されたとき、データ受信コ
マンドが、受信起動により該通信制御装置１内に
フエツチされていれば、DMAによる主記憶装置
３へのデータの書き込みが可能となる。このとき
DMA制御装置１８は外部データバスへのバス要
求を出し、要求が受け付けられると、第８図ｂの
８９のアドレスから、８８で示されるバイト長の
主記憶装置３上の受信バツフアにデータをDMA
により転送する。

回線接続部８において、フレームを正常に
（FCSエラーもなく）受信すると、第２図の受信
割込レジスタ４３にフレーム正常受信フラグが設
定され、マイクロ命令に対し、受信割込RXIRが
かけられる。このとき第２図の受信シフトレジス
タ３４〜３６には第９図に示すようなキヤラクタ
が受信されているが、フレーム正常受信フラグの
設定により第３の受信シフトレジスタ３６から受
信キヤラクタバツフア３９へのキヤラクタの転送
は行われなくなり主記憶装置３へ送るデータから
FCSは除去される。もし、データ入力線９より受
信したフレームがＩパートを含まないフレームの
場合、第９図に示すフレーム正常受信時、受信キ
ヤラクタバツフア３９内の最終データに当るとこ
ろにＣパートが受信されており、Ａ、Ｃパートの
チエツクのみが該通信制御装置１内で実行される
こととなる。

以上の説明において、データバツフアレジスタ
１３と主記憶装置３との間のデータのやりとりは
Ｄ−MA制御回路１８の制御によりDMAで実行
される。データの転送単位はデータバツフアレジ
スタ１３に設定するワード数に応じ１ワードから
複数ワード単位あるいは１フレーム単位で転送す
ることも可能なことは明らかである。また第１図
においてデータバツフアレジスタ１３をデータレ
ジスタ１２内に設け、制御線２３を直線データレ
ジスタ１２に結合して上述のような１乃至複数ワ
ードのDMAを行うことも可能なことは明らかで
ある。第１図のような構成とした場合、前述した
ように、演算装置１１、データレジスタ１２及び
内部Ｓバス２０及び内部Ｒバス２１は１ワード18
ビツト構成とし、データバツフアレジスタ１３を
32ビツト構成にすることにより、外部データバス
からのデータの転送の単位を回線接続部８、出力
信号１６、モデル制御用入力信号線３２のいずれ
でも可能とできる利点を有している。

このように、従来上位CPUのソフトウエアで
カバーしていた複雑なHDLC手順制御をすべて本
発明による半導体通信制御装置１がDMA方式で
処理可能とした為、上位CPUの処理負担が極め
て軽減され、またソフトウエア開発にする作業、
工数も削減でき、さらにシステムの小型化、高速
化を図れる。

次にDTE・DCE間呼制御手順処理動作につい
て説明する。

半導体通信制御装置１でDTE・DCE間呼制御
処理を実行するとき、送信線（以下Ｔ線と略記）
はデータ出力線１０に、受信線（以下Ｒ線と略
記）はデータ入力線９に、制御線（以下Ｃ線と略
記）はモデム制御用出力信号線３３に、インデイ
ケーシヨン線（以下Ｉ線と略記）はモデム制御用
力信号線３２に接続される。モデム制御用入力線
３は第２図に示すようにレベル変化検出回路５９
を経て周辺レジスタ６０に接続されており本実施
例では該信号線３２は３本用意している。周辺レ
ジスタ６０は第１０図に示すようなビツト構成を
している。第１０図でビツトが“１”のときビツ
ト位置０、１、２及び３、４、５はそれぞれ入力
信号線３２の＃０、＃１、＃２のレベル変化検出
及び入力信号線３２の＃０、＃１、＃２のレベル
は“１”を意味する。モデム制御用入力信号線３
２の信号レベルが変化すれば信号線に対応する周
辺レジスタ６０のビツト（０〜２ビツト目）に
“１”がセツトされると共にマイクロ命令に割込
まれる。また周辺レジスタ６０の３〜５ビツト目
は対応するモデム制御用入力信号線３２の信号線
の現在の信号レベルが“０”か“１”かを表示し
ておりマイクロ命令が周辺レジスタ６０をリード
することで、モデム制御用入力信号線３２のレベ
ル変化が検知可能となつている。またＣ線が接続
されているモデム制御用出力線３３は周辺マスク
レジスタ６１から出力されており、本実施例では
２本の信号線を用意している。周辺マスクレジス
タ６１は第１１図に示すようなビツト構成をして
いる。第１１図でビツトが“１”のときビツト位
置０、１、２及び３、４はそれぞれ入力信号線３
２の＃０、＃１、＃２のレベル変化検出による割
込をマスク及び出力信号線３３の＃０、＃１のレ
ベルを１に設定を意味する。

０〜２ビツト目は、このビツトをセツトするこ
とでモデム制御用入力信号線３２のレベル変化検
出によるマイクロ命令への割込をマスクするもの
である。３〜４ビツト目は、マイクロ命令によ
り、このビツトに“０”又は“１”を書き込むこ
とにより、対応するモデム制御用出力信号線３３
の信線の出力レベルを“０”又は“１”に設定す
る。

DTE・DCE間呼制御処理を該通信制御装置１
で実行するに当つては、HDLC手順処理の場合同
様、第５図のモードレジスタの第１、第０ビツト
目に（“１”、“０”）を初期設定時に上位CPU２
により設定する。モードレジスタ５５により
DTE・DCE間呼制御処理を指定したとき、第２
図データ入力線９からの受信データは第１及び第
２受信シフトレジスタ３４，３５を通らず直接セ
レクタ３７を経て第３の受信シフトレジスタ３６
へ転送される。受信データはパターン検出回路４
０でパリテイチエツクを行い、パリテイエラーが
検出されたときマイクロ命令へ割込むと共に閉そ
く状態へ遷移する。閉そく状態はＴ線からall
“１”が出力されている状態で本装置が閉そく状
態にあることを示すものである。第３の受信シフ
トレジスタ３６へシフトされたキヤラクタは
SYN検出回路４５により、SYNキヤラクタ、all
“１”又はall“０“かが検出される。ここで２個以
上のSYNキヤラクタが検出されるとSYN同期が
確立される。SYN、all“１”、all“０”以外のキ
ヤラクタの場合は、SYN同期確立後は第１図の
データレジスタ１２へ転送され、演算装置１１を
用いてキヤラクタを判定するかもしくは直接デー
タバツフアレジスタ１３へ転送し、主記憶装置３
へ転送される。

一方、データ出力線１０から送信される送信デ
ータに関しては、SYNキヤラクタ、all“０”、all
“１”はＦ、SYN発生回路４９又は特殊データ発
生回路５３の回路ブロツクにより該通信制御装置
１内部で作成され送信されるが、これら以外のキ
ヤラクタについては主記憶装置３上にあらかじめ
用意して送信する必要がある。該通信制御装置１
によるDTE・DCE間呼制御手順処理の発呼の手
順は以下の通りである。上位CPU２が主記憶装
置３上にダイヤル信号及びびキヤラクタ「＋」を
準備し、発呼コマンドを出す。発呼コマンドは第
１２図に示すような構成をしている。９０はコマ
ンドコード、９１はダイヤル及び「＋」の主記憶
装置３上のバイト数、９２はダイヤル、「＋」の
格納アドレスである。発呼コマンドを受けた該通
信制御装置１は、本コマンドを実行することによ
り、第２図の周辺マスクレジスタ６１内のＣ線信
号に当るビツトに“０”を書き込み、Ｃ線をON
の状態にすると共に、セレクタ５４を通して特殊
データ発生回路５３で作成されるスペース信号
（all“０”）をデータ出力線１０のＴ線から出力
し、（Ｔ、Ｃ）＝（０、ON）の発呼状態とし、デ
ータ入出力線１７及びデータバツフアレジスタ１
３を通して、主記憶装置３より該通信制御装置１
内へ引き取つたダイヤルおよび「＋」キヤラクタ
をデータレジスタ１２に保持する。発呼に当た
り、上位CPU２は「データ受信コマンド」を該
通信制御装置１に出し、サービス信号、ID信号
を受信可能な状態にしておく。（Ｔ、Ｃ）＝（０、
ON）状態でデータ入力線９のＲ線から２個以上
の連続するSYNキヤラクタがパターン検出回路
４０で検出され、さらに「＋」キヤラクタ受信を
検出すると、マイクロ命令は、送信制御レジスタ
５７に「＋」キヤラクタ受信のコードをセツト
し、送信起動の状態遷移を指示する。これによ
り、Ｔ線からはＦ、SYN発生回路４９で作成さ
れたSYNキヤラクタがセレクタ５０、送信シフ
トレジスタ４８、セレクタ５４を経て、連続して
２キヤラクタ出力される。２個のSYNキヤラク
タに続き、送信キヤラクタバツフア４７にはデー
タレジスタ１２へ書込まれていたダイヤル信号及
び最後の「＋」キヤラクタが転送され、Ｔ線より
出力される。最後のキヤラクタが送信キヤラクタ
バツフア４７に入り、送信バイトカウンタが０に
なると、送信制御レジスタ５７にEOC指示をセ
ツトする。そこで「＋」キヤラクタがＴ線より出
力されると送信状態はマーク送信状態に遷移し、
all“１”がＴ線より出力され、DTE待合せ状態と
なる。この状態でＲ線より受信されたサービス信
号及びID信号は、前述のあらかじめ用意してあ
つたデータ受信コマンドにより、受信キヤラクタ
バツフア３９、データレジスタ１２、データバツ
フアレジスタ１３を経て主記憶装置３へ格納し、
その後上位CPUへ割り込む。発呼、着呼の両者
のDTE間でデータ転送が可能となると、Ｄ−CE
はＲ＝“１”、Ｉ＝ONにして接続完了を知らせて
くる。該通信制御装置１はＩ線がOFFからON
（“１”→“０”）へレベル変化するためレベル変
化検出回路５９が、このＩ線のレベル変化を検出
し、割込用のレジスタをセツトすることでマイク
ロ命令へ周辺割込をかける。マイクロ命令は周辺
レジスタ６０のＩ線の現在のレベルを表示してい
るビツトが“０”であり、かつＲ線が“１”であ
ることを見た上で上記の周辺割込により接続完了
であることを検知する。

また、該通信制御装置１によるDTE・DCE間
呼制御手順処理は以下の通りである。モードレジ
スタによるSYNモードの指定により、受信状態
は閉塞モードの後、SYNキヤラクタ待ち状態と
なる。データ入力線９のＲ線から２個以上連続す
るSYNキヤラクタを受信するとキヤラクタ待ち
状態となり、続いて受信したキヤラクタは受信キ
ヤラクタバツフア３９を経て、データレジスタ１
２へ転送されその内容をチエツクする。このキヤ
ラクタが「Ｂ−ELL」のとき、呼出検出のLSW
を上位CPUへ報告する。このとき上位CPU２は
「応答コマンド」を該通信制御装置１に出すと共
に、続くＲ線からのID信号受信に備えて「デー
タ受信コマンド」を出しておく。応答コマンドを
受けた該通信制御装置１はマイクロ命令により周
辺レジスタ６０のＣ線に相当するビツトを“０”
（ON）にすると共に、Ｔ線より特殊データ発生
回路５３によりall“１”を送出し、応答する。こ
の応答に対するDCEからのID信号は前述のデー
タ受信コマンドにより受信され、主記憶装置３上
へ格納する。その後、Ｉ線のOFF→ONの変化に
よる接続完了の動作は発呼動作時と同じである。

発呼及び着呼時該通信制御装置が接続完了を検
知すると、該通信制御装置１が自律的にそのモー
ドをHDLCモードへ切り替え、データ出力線１０
からフラグパターンが送出される。第１３図はＩ
線がONに変化し接続完了を検知後、HDLCモー
ドへ切り替わるまでのマイクロプログラムフロー
の一実施例を示すものである。第１３図において
CDFLG２は共通フラグCPCIPSはDTE・DCE間
呼制御手順処理プログラムステータス、PIRは周
辺レジスタ５９XREGは判定処理等に用いるデ
ータレジスタ１２内のバツフアレジスタ、
MODRはモードレジスタ５５である。CDFLG２
の３ビツト目はDTE・DCE間呼制御手順処理モ
ードとHDLCモードを示すフラグでこれが“１”
のときはモード設定コマンドでHDLCモードが指
定されたとき、又はモード設定コマンドで
DTE・DCE間呼制御手順処理モードが指定され
てデータ通信中のときの状態を示す。一方“０”
のときはモード設定コマンドでDTE・DCE間呼
制御手順処理モードが指定されデータ転送中以外
の状態を示す。Ｉ線がOFFからONに変化し、周
辺割込がマイクロ命令におこるとCDFLG２の３
ビツト目の“１”、“０”を判定し、“０”で
DTE・DC間呼制御手順処理モードで動作してい
ると、割込処理に入る。PIRの３ビツト目の
“１”、“０”を判定し、“１”でＩ線がONである
ことを確認し、それまでのプログラムステータス
CPCIPSがDTEレデイを示していればＩ線がON
の処理を行う。プログラムステータスを「通信
中」に遷移し（CPCIPSに06_Hを設定）、MODRの
内容をMODR AND FC_Hで１、０ビツト目を
（“０”、“０”）、他のビツトはそのままとして一旦
閉塞モードにし、次いて、MODR←MODR OR
01_Hで、１、０ビツト目を（“０”、“１”）として
HDLCモードに移行する。

一方、該通信制御装置によるDTE・DCE間呼
制御切断／復旧動作は以下の通りである。DTE
側から呼の切断を実行する場合、上位CPU２は
「復旧要求コマンド」を該通信制御装置１に出す。
コマンドを受けた該通信制御装置１は、現在通信
中でHDLCモード指定になつているモードレジス
タ５５のモード設定用ビツト（１、０ビツト目）
を一旦（“０”、“０”）に書きかえ閉塞モードとし
た後、さらに（“０”、“１”）としDTE・DCE間
呼制御処理手順モードに切り替えると共に、Ｃ線
信号に当る周辺マスクレジスタ６１の対応ビツト
に“１”を書き込み、Ｃ線を“１”（OFF）状態
にし、さらにＴ線からall“０”を出力する。つい
で、DCEから（Ｒ、Ｉ）＝（０、OFF）を受信し、
これを該通信制御装置１が検出すると、Ｔ線を
all“１”に変化させると共に切断／復旧確認の
LSWを主記憶装置３へ書き込み、切断を完了す
る。またＣ線ONの通信中の状態でDCEから切断
指示である（Ｒ、Ｉ）＝（０、OFF）が到達し、
該通信制御装置１がこれを検出するとモードレジ
スタ５５の内容を上記同様、一旦閉塞モードの状
態からDTE・DCE間呼制御処理手順モードに切
り替え、切断指示のLSWを主記憶装置３へ書き
込むと共に、（Ｔ、Ｃ）線を（０、OFF）に変化
させる。さらにＲ線が０→１へと変化し、この変
化を該通信制御装置１が検出するとＴ線をall
“１”にして（Ｔ、Ｃ）＝（１、OFF）のDTEレデ
イ状態とし切断／復旧確認のLSWを主憶装置３
へ上げて切断を完了する。第１４図は切断／復旧
動作におけるHDLCモードからDTE・DCE間呼
制御手順処理モードへのモード切り替え時のマイ
クロプログラムフローの一実施例を示したもの
で、記号は第１３図の例と同一である。

以上のように本実施例によれば、HDLC手順処
理のみばかりか、SYN同期のDTE・DCE間呼制
御処理も可能となり、しかもＩ線による接続完了
（Ｉ線OFF→ON）のみによる自律的なDTE・
DCE間呼制御処理手順モードからHDLCモード
への移行、及び（Ｒ、Ｉ）＝（０、OFF）への変
化又は「復旧要求」コマンドによる切断／復旧動
作による自律的なHDLCモードからDTE・DCE
間呼制御処理手順モードへの移行により、例えば
テレテツクスのようなSYN同期、フラグ同期の
両者を用いるシステムにおいて簡便で、小型な装
置として利用でき上位のCPUの処理負荷軽減の
効果も大きい。

第１５図は、本発明の他の実施例であり、第１
図のROM６のアドレス可能な記憶装置を一つの
手導体集積回路９３で構成し、第１図の該通信装
置１の残りの装置を別の一つの半導体集積回路９
４で構成したものである。半導体集積回路９３
は、他の半導体集積回路９４内の制御回路７の制
御のもとに動作し、９５はアドレス線、９６は半
導体集積回路９３のデータ線である。第１５図の
実施例によれば、各半導体集積回路９３，９４を
各々独立に開発、製造可能であり、半導体集積回
路９３に蓄積するプログラム命令に誤りが発見さ
れた場合、半導体集積回路９３のみを修正すれば
良く、他の該集積回路９４はそのままにしておく
ことができ、修正期間の短縮、修正費用の削減を
図ることができる。また該一方の集積回路９３は
例えばROMで構成され、市販のＲ−OMや
EPROM等も使用が可能とある。さらに、該集積
回路９３に蓄積するプログラム命令の内容のみを
書き替えることにより、フラグ同期、SYN同期
の類似する他の手順処理も容易に実現することが
できる。

発明の効果以上説明したように、１個又は複数の半導体集
積回路でHDLC手順処理及びDTE・DCE間呼制
御処理手順をすべて可能とし、DTE・DCE間呼
制御処理手順モードからHDLCモードへの自律的
な動作モードの切り替えを可能にしたためCPU
の処理負担が極めて軽減できる利点がある。従つ
て、本発明を各種通信処理装置適用すれば、該処
理手順用のソフト開発も必要なく装置の軽量化が
図れ、高速処理が可能なシステムが構成でき、本
発明の効果は極めて大きい。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図と上位
CPU、主記憶装置との接続を示す図、第２図は
第１図の回線接続部８の詳細図、第３図は第１図
のデータバツフアレジスタ１３とその周辺の詳細
図、第４図ａ，ｂは主記憶装置へのデータ書込み
時のマイクロプログラムフローの一実施例、第５
図はモードレジスタのビツト構成、第６図は送信
起動、受信起動の起動法概念図、第７図はコマン
ドアドレステーブル（CMAT）の一構成例、第
８図ａ，ｂはデータ送信及びデータ受信コマンド
の一例、第９図はフレーム正常受信時の受信シフ
トレジスタの内容、第１０図は周辺レジスタの内
容、第１１図は周辺マスクレジスタの内容、第１
２図は発呼コマンドの一実施例、第１３図は
DTE・DCE間呼制御処理手順からHDLCモード
へのモード切り替えのマイクロプログラムフロー
の一例、第１４図はHDLCモードからDTE・
DCE間呼制御処理手順モードへのモード切り替
えのマイクロプログラムフローの一例、第１５図
は本発明の他の実施例のブロツク図である。１……半導体通信制御装置、２……上位CPU、
３……主記憶装置、４……データバス、５……ア
ドレスバス、６……ROM、７……制御装置、８
……回線接続部、９……データ入力線、１０……
データ出力線、１１……演算装置、１２……デー
タレジスタ、１３……データバツフアレジスタ、
１４……双方向バツフア、１５……入力信号線、
１６……出力信号線、１７……データ入出力線、
１８……DMA制御装置、１９……インタフエー
ス制御部、２０……内部Ｓバス、２１……内部Ｒ
バス、２２〜２６……制御線、２７，２８……バ
ス巾指定信号線、２９……アドレス信号線、３０
……ビジ表示信号線、３１……起動用信号線、３
２……モデム制御用入力信号線、３３……モデム
制御用出力信号線、３４……第１の受信シフトレ
ジスタ、３５……第２の受信シフトレジスタ、３
６……第３の受信シフトレジスタ、３７……セレ
クタ、３８……信号線、３９……受信キヤラクタ
バツフア、４０……パターン検出回路、４１……
受信制御回路、４２……FCSチエツク回路、４３
……受信割込レジスタ、４４……信号線、４５…
…SYN検出回路、４６……セレクタ、４７……
送信キヤラクタバツフア、４８……送信シフトレ
ジスタ、４９……Ｆ、SYN発生回路、５０……
セレクタ、５１……FCS発生回路、５２……０挿
入パリテイ発生回路、５３……特殊データ発生回
路、５４……セレクタ、５５……モードレジス
タ、５６……ボーレートジエネレータ、５７……
送信制御レジスタ、５８……送信制御回路、５９
……レベル変化検出回路、６０……周辺レジス
タ、６１……周辺マスクレジスタ、６２……デー
タ折返し回路、６３……入力セレクタ、６４……
出力セレクタ、６５〜６７……制御線、６８……
コマンドアドレステーブル、６９……コマンドア
ドレス、７０……コマンドワード格納領域、７１
……コマンドワード、７２……CMAT先頭アド
レス保持領域、７３……コマンドアドレス保持領
域、７４……コマンドワード格納レジスタ、７５
……受信用コマンドアドレス、７６……送信用コ
マンドアドレス、７７……LSW格納アドレス、
７８……装置識別番号、７９……送信コマンド、
コマンドコード、８０……チエインコマンド指定
フラグ、８１……チエインデータ指定フラグ、８
２……Ｐビツトオン指定フラグ、８３……送信デ
ータバイト数、８４……送信データ格納先頭アド
レス、８５……受信コマンド、コマンドコード、
８８……受信バツフアバイト長、８９……受信バ
ツフア先頭アドレス、９０……発呼コマンド、コ
マンドコード、９１……バイト数、９２……デー
タ先頭アドレス、９３……ROM、９４……通信
制御部LSI、９５……ROMアドレス線、９６…
…ROMデータ線。

Claims

【特許請求の範囲】１マイクロプログラム制御方式のプロセツサ
と、交換局とは回線を通じて接続され、回線信号
に対してビツト、キヤラクタおよびフレーム同期
制御を実行する回線接続部とからなり、上位中央
処理装置にバスを介して接続される半導体通信制
御装置において、第１の処理モードであるハイレベルデータリン
ク伝送制御手順の処理を行う機能を具備した装置
と、第２の処理モードである公衆データ網用同期式
端末装置とデータ回線接続装置間のインターフエ
ースの呼制御手順の処理を行う機能を具備した装
置と、該第２の処理モードを指定したとき、回線から
の通信可信号を検出すると前記半導体通信制御装
置が自律的に前記第１の処理モードに移行し、上
位中央処理装置からの復旧要求信号または回線か
らの切断指示信号を検出すると再び該第２の処理
モードに移行する機能を具備した装置とを有して
なり、前記それぞれの機能を具備した装置を一つ
または複数の半導体集積回路で構成することを特
徴とする半導体通信制御装置。