JP3452948B2 - デ−タ伝送方法 - Google Patents
デ−タ伝送方法Info
- Publication number
- JP3452948B2 JP3452948B2 JP06136293A JP6136293A JP3452948B2 JP 3452948 B2 JP3452948 B2 JP 3452948B2 JP 06136293 A JP06136293 A JP 06136293A JP 6136293 A JP6136293 A JP 6136293A JP 3452948 B2 JP3452948 B2 JP 3452948B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- cpu
- transmission
- transmitted
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Computer And Data Communications (AREA)
- Multi Processors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は，複数のＣＰＵで構成さ
れ所定の周期毎に処理を繰返し実行するシステムにおけ
るデ−タ伝送方法に係り，特に，限られた処理時間内に
各ＣＰＵ間で必要なデ−タを優先的に伝送するデ−タ伝
送方法に関する。
れ所定の周期毎に処理を繰返し実行するシステムにおけ
るデ−タ伝送方法に係り，特に，限られた処理時間内に
各ＣＰＵ間で必要なデ−タを優先的に伝送するデ−タ伝
送方法に関する。
【０００２】
【従来の技術】多数のモ−タを所定の精度で制御する必
要のあるシステムや，複雑な演算処理を伴った制御シス
テム等においては，制御機能や演算機能を複数のＣＰＵ
（central processing unit）に分散して構成している
ものがある。上述したシステムには，モ−タがサ−ボ機
能のように連続的に変化する目標に対応して制御する必
要のあるシステムや，条件に対応して予め定められた一
定条件の演算を繰返し実行するシステム等がある。この
ようなシステムにおいては，システムの条件によって設
定された所定のサンプリング周期に従って，制御対象の
デ−タを採取し，また，変化する変数を入力して演算
し，制御信号や演算結果を出力するようにしている。複
数のＣＰＵによって構成され所定の周期によって繰返し
処理を実行するようなシステムにおいては，システムを
構成する各ＣＰＵそれぞれは相互に必要なデ−タ等を伝
送しあいながら，予め定められた所定の処理を一定のサ
ンプリング時間毎に繰返し実行して限られた時間内に一
巡の処理を終了させている。このような機能を備えた複
数のＣＰＵで構成されるシステムは，例えば，図４のよ
うに構成されている。図４は２個のＣＰＵによって構成
された例を示していて，２個のＣＰＵ間のデ−タ伝送機
能を主体にして示し，このシステムに対する入出力機能
等の図示は省略している。
要のあるシステムや，複雑な演算処理を伴った制御シス
テム等においては，制御機能や演算機能を複数のＣＰＵ
（central processing unit）に分散して構成している
ものがある。上述したシステムには，モ−タがサ−ボ機
能のように連続的に変化する目標に対応して制御する必
要のあるシステムや，条件に対応して予め定められた一
定条件の演算を繰返し実行するシステム等がある。この
ようなシステムにおいては，システムの条件によって設
定された所定のサンプリング周期に従って，制御対象の
デ−タを採取し，また，変化する変数を入力して演算
し，制御信号や演算結果を出力するようにしている。複
数のＣＰＵによって構成され所定の周期によって繰返し
処理を実行するようなシステムにおいては，システムを
構成する各ＣＰＵそれぞれは相互に必要なデ−タ等を伝
送しあいながら，予め定められた所定の処理を一定のサ
ンプリング時間毎に繰返し実行して限られた時間内に一
巡の処理を終了させている。このような機能を備えた複
数のＣＰＵで構成されるシステムは，例えば，図４のよ
うに構成されている。図４は２個のＣＰＵによって構成
された例を示していて，２個のＣＰＵ間のデ−タ伝送機
能を主体にして示し，このシステムに対する入出力機能
等の図示は省略している。
【０００３】図４において，主制御装置２１と演算装置
２２とはデ−タ伝送回線２３によって接続されている。
主制御装置２１は第１のＣＰＵ２４および第１のＣＰＵ
２４が処理中のデ−タ等を一時記憶する第１のＲＡＭ
（random access memory）２５等によって構成され，各
装置間はバスライン２１ａ等によって接続されている。
演算装置２２は第２のＣＰＵ２６および第２のＣＰＵ２
６が処理中のデ−タ等を一時記憶する第２のＲＡＭ２７
等によって構成され各装置間はバスライン２２ａ等によ
って接続されている。また，デ−タ伝送回線２３にはデ
ュアルポ−トＲＡＭ２８が，伝送ライン２９によって主
制御装置２１のバスライン２１ａと，伝送ライン３０に
よって演算装置２２のバスライン２２ａと，それぞれ接
続している。
２２とはデ−タ伝送回線２３によって接続されている。
主制御装置２１は第１のＣＰＵ２４および第１のＣＰＵ
２４が処理中のデ−タ等を一時記憶する第１のＲＡＭ
（random access memory）２５等によって構成され，各
装置間はバスライン２１ａ等によって接続されている。
演算装置２２は第２のＣＰＵ２６および第２のＣＰＵ２
６が処理中のデ−タ等を一時記憶する第２のＲＡＭ２７
等によって構成され各装置間はバスライン２２ａ等によ
って接続されている。また，デ−タ伝送回線２３にはデ
ュアルポ−トＲＡＭ２８が，伝送ライン２９によって主
制御装置２１のバスライン２１ａと，伝送ライン３０に
よって演算装置２２のバスライン２２ａと，それぞれ接
続している。
【０００４】上述の構成システムにおいては，第１のＣ
ＰＵ２４から第２のＣＰＵ２６へ演算用のデ−タを伝送
し，第２のＣＰＵ２６で行った演算結果を第２のＣＰＵ
２６から第１のＣＰＵ２４に伝送するというようなデ−
タの授受操作を行なっている。このデ−タ授受操作のた
めに第１のＣＰＵ２４は，第２のＣＰＵ２６に伝送すべ
きデ−タをデュアルポ−トＲＡＭ２８に伝送記憶させ，
第２のＣＰＵ２６から伝送しデュアルポ−トＲＡＭ２８
に記憶させたデ−タを必要時に取込むようにしている。
また，第２のＣＰＵ２６は，第１のＣＰＵ２４に伝送す
べきデ−タをデュアルポ−トＲＡＭ２８に伝送記憶さ
せ，第１のＣＰＵ２４から伝送しデュアルポ−トＲＡＭ
２８に記憶させたデ−タを必要時に取込むようにしてい
る。
ＰＵ２４から第２のＣＰＵ２６へ演算用のデ−タを伝送
し，第２のＣＰＵ２６で行った演算結果を第２のＣＰＵ
２６から第１のＣＰＵ２４に伝送するというようなデ−
タの授受操作を行なっている。このデ−タ授受操作のた
めに第１のＣＰＵ２４は，第２のＣＰＵ２６に伝送すべ
きデ−タをデュアルポ−トＲＡＭ２８に伝送記憶させ，
第２のＣＰＵ２６から伝送しデュアルポ−トＲＡＭ２８
に記憶させたデ−タを必要時に取込むようにしている。
また，第２のＣＰＵ２６は，第１のＣＰＵ２４に伝送す
べきデ−タをデュアルポ−トＲＡＭ２８に伝送記憶さ
せ，第１のＣＰＵ２４から伝送しデュアルポ−トＲＡＭ
２８に記憶させたデ−タを必要時に取込むようにしてい
る。
【０００５】
【発明が解決しようとする課題】従来，授受デ−タ量の
多い場合は，上述したように，各ＣＰＵ内部のデ−タを
デュアルポ−トＲＡＭを用いて共有化する方式をとって
いたが，外部ＲＡＭであるデュアルポ−トＲＡＭを用い
る場合には，１チップＣＰＵを採用した場合の内部ＲＡ
Ｍを用いる場合に対し，デュアルポ−トＲＡＭのアクセ
ス時間が必要であって，ＣＰＵ実行速度の低下につなが
ると共に装置の小型化の妨げになるという問題があっ
た。デュアルポ−トＲＡＭを仲介させないで複数のＣＰ
Ｕ間の相互通信を行う場合は通信に要する期間を除い
て，各ＣＰＵの実効速度は外部素子の影響がなく高速演
算が可能であり，且つ装置の小型化が可能であるが，限
られた時間内で処理を終了したいため，限られたデ−タ
数量しか伝送できないという問題点があった。即ち，１
サンプリング周期内に実行すべき操作の中でＣＰＵ間の
デ−タ伝送を行う必要があって，サンプリング周期を長
くできない場合は一度に伝送可能なデ−タ量が限られて
しまうので送受信デ−タ数を必要最小限にする必要があ
る。従って，毎回処理に必要なデ−タから優先して伝送
することが必要である。そのために，緊急を要さない内
部状態のモニタデ−タ等はサンプリング周期と所定の処
理に要する時間との差である余時間に伝送するために伝
送デ−タに制約を受ける。本発明は上記従来の課題（問
題点）を解決して必要なデ−タの伝送を実行しながらＣ
ＰＵの実行速度の低下を防止するとともに１チップＣＰ
Ｕの採用を可能にして構成装置の小型化を実現できるデ
−タ伝送方法を提供することを目的としている。
多い場合は，上述したように，各ＣＰＵ内部のデ−タを
デュアルポ−トＲＡＭを用いて共有化する方式をとって
いたが，外部ＲＡＭであるデュアルポ−トＲＡＭを用い
る場合には，１チップＣＰＵを採用した場合の内部ＲＡ
Ｍを用いる場合に対し，デュアルポ−トＲＡＭのアクセ
ス時間が必要であって，ＣＰＵ実行速度の低下につなが
ると共に装置の小型化の妨げになるという問題があっ
た。デュアルポ−トＲＡＭを仲介させないで複数のＣＰ
Ｕ間の相互通信を行う場合は通信に要する期間を除い
て，各ＣＰＵの実効速度は外部素子の影響がなく高速演
算が可能であり，且つ装置の小型化が可能であるが，限
られた時間内で処理を終了したいため，限られたデ−タ
数量しか伝送できないという問題点があった。即ち，１
サンプリング周期内に実行すべき操作の中でＣＰＵ間の
デ−タ伝送を行う必要があって，サンプリング周期を長
くできない場合は一度に伝送可能なデ−タ量が限られて
しまうので送受信デ−タ数を必要最小限にする必要があ
る。従って，毎回処理に必要なデ−タから優先して伝送
することが必要である。そのために，緊急を要さない内
部状態のモニタデ−タ等はサンプリング周期と所定の処
理に要する時間との差である余時間に伝送するために伝
送デ−タに制約を受ける。本発明は上記従来の課題（問
題点）を解決して必要なデ−タの伝送を実行しながらＣ
ＰＵの実行速度の低下を防止するとともに１チップＣＰ
Ｕの採用を可能にして構成装置の小型化を実現できるデ
−タ伝送方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に，本発明に基づくデ−タ伝送方法においては，複数の
ＣＰＵ間で複数デ−タの相互伝送を行うシステムにおい
て，相互伝送を行う複数デ−タを所定数ごとに分割して
各分割デ−タ群にラベルを割付け，送信ＣＰＵは所定周
期毎の伝送タイミングに，伝送すべきデ−タ群と，伝送
対象ＣＰＵの実行内容をラベルを用いて指定する指示デ
−タとを，伝送対象ＣＰＵに送信し，送信ＣＰＵが送信
した指示デ−タを含むデ−タ群を受信したＣＰＵは送信
ＣＰＵが送信した指示デ−タに従った処理を実行し，こ
の指示デ−タに受信ＣＰＵが返送するデ−タ群を示すラ
ベルが記載されている場合はこのデ−タ群を送信ＣＰＵ
に返送するようにした。上記の指示デ−タには送信ＣＰ
Ｕの伝送デ−タ群を示すラベルを記載しているのが望ま
しい。また，指示デ−タは，少なくとも送信ＣＰＵが伝
送対象ＣＰＵに要求するデ−タ群を示すラベルで構成さ
れているのが望ましい。さらに，送信ＣＰＵは，伝送す
るデ−タ群の先頭に指示デ−タを配置するのが望まし
い。
に，本発明に基づくデ−タ伝送方法においては，複数の
ＣＰＵ間で複数デ−タの相互伝送を行うシステムにおい
て，相互伝送を行う複数デ−タを所定数ごとに分割して
各分割デ−タ群にラベルを割付け，送信ＣＰＵは所定周
期毎の伝送タイミングに，伝送すべきデ−タ群と，伝送
対象ＣＰＵの実行内容をラベルを用いて指定する指示デ
−タとを，伝送対象ＣＰＵに送信し，送信ＣＰＵが送信
した指示デ−タを含むデ−タ群を受信したＣＰＵは送信
ＣＰＵが送信した指示デ−タに従った処理を実行し，こ
の指示デ−タに受信ＣＰＵが返送するデ−タ群を示すラ
ベルが記載されている場合はこのデ−タ群を送信ＣＰＵ
に返送するようにした。上記の指示デ−タには送信ＣＰ
Ｕの伝送デ−タ群を示すラベルを記載しているのが望ま
しい。また，指示デ−タは，少なくとも送信ＣＰＵが伝
送対象ＣＰＵに要求するデ−タ群を示すラベルで構成さ
れているのが望ましい。さらに，送信ＣＰＵは，伝送す
るデ−タ群の先頭に指示デ−タを配置するのが望まし
い。
【０００７】
【作用】本発明におけるデ−タ伝送方法は上述のような
方法にしたので，受信ＣＰＵは受信した指示デ−タに指
定されるラベルを参照し，複数のデ−タを一括して指定
し適切な処理動作が実行できる。また，受信ＣＰＵは指
示デ−タによって指示されたラベルに示されるデ−タ群
を送信ＣＰＵに返送するので，緊急に必要とする複数の
デ−タを直接優先して伝送できる。従って，デュアルポ
−トＲＡＭの仲介を不要にできるので，１チップＣＰＵ
の採用を可能にして装置を大型化することなくＣＰＵの
実行速度の低下を来さない。送信ＣＰＵが伝送するデ−
タ群を示すラベルを指示デ−タに記載している場合は受
信したデ−タ群の種類名称を誤りなく判定でき，適切速
やかな処理が実行できる。また，指示デ−タが少なくと
も送信ＣＰＵが伝送対象ＣＰＵに要求するデ−タ群を示
すラベルで構成されている場合は，返送デ−タを要求す
る場合の指示デ−タの内容を必要最小限にしてワ−ド長
を短くできる。さらに，指示デ−タを送信するデ−タ群
の先頭に配置すると，受信ＣＰＵにおける処理動作の容
易確実な早期実行が可能になる。
方法にしたので，受信ＣＰＵは受信した指示デ−タに指
定されるラベルを参照し，複数のデ−タを一括して指定
し適切な処理動作が実行できる。また，受信ＣＰＵは指
示デ−タによって指示されたラベルに示されるデ−タ群
を送信ＣＰＵに返送するので，緊急に必要とする複数の
デ−タを直接優先して伝送できる。従って，デュアルポ
−トＲＡＭの仲介を不要にできるので，１チップＣＰＵ
の採用を可能にして装置を大型化することなくＣＰＵの
実行速度の低下を来さない。送信ＣＰＵが伝送するデ−
タ群を示すラベルを指示デ−タに記載している場合は受
信したデ−タ群の種類名称を誤りなく判定でき，適切速
やかな処理が実行できる。また，指示デ−タが少なくと
も送信ＣＰＵが伝送対象ＣＰＵに要求するデ−タ群を示
すラベルで構成されている場合は，返送デ−タを要求す
る場合の指示デ−タの内容を必要最小限にしてワ−ド長
を短くできる。さらに，指示デ−タを送信するデ−タ群
の先頭に配置すると，受信ＣＰＵにおける処理動作の容
易確実な早期実行が可能になる。
【０００８】
【実施例】次に本発明の詳細を図１ないし図３および表
１，表２を参照して詳細に説明する。図１は，本発明を
適用した，それぞれがＣＰＵを備えた複数の装置で構成
されるシステムの実施例を示している。本実施例におい
ては，システムが２個のＣＰＵによって構成された例を
示していて，２個のＣＰＵ間のデ−タ伝送機能を主体に
して示し，このシステムに対する入出力機能等の図示は
省略している。図１において，１は例えば主制御装置，
２は例えば演算装置であって，主制御装置１と演算装置
２とはデ−タ伝送回線３によって接続されている。主制
御装置１は第１のＣＰＵ４および第１のＣＰＵ４が処理
中のデ−タを記憶する記憶エリア５ａと演算装置２から
伝送されるデ−タを記憶する記憶エリア５ｂを備えた第
１のＲＡＭ５等によって構成され，各装置間はバスライ
ン１ａ等によって接続されている。演算装置２は第２の
ＣＰＵ６および第２のＣＰＵ６が処理中のデ−タを記憶
する記憶エリア７ａと主制御装置１，即ち第１のＣＰＵ
４から伝送されるデ−タを記憶する記憶エリア７ｂを備
えた第２のＲＡＭ７等によって構成され，各装置間はバ
スライン２ａ等によって接続されている。また，デ−タ
伝送回線３においては主制御装置１のバスライン１ａに
接続された第１の伝送ライン１ｂがゲ−トＩＣ等によっ
て構成されたバッファ機能８に接続し，このバッファ機
能８にはまた，演算装置２のバスライン２ａに接続され
た第２の伝送ライン２ｂが接続している。
１，表２を参照して詳細に説明する。図１は，本発明を
適用した，それぞれがＣＰＵを備えた複数の装置で構成
されるシステムの実施例を示している。本実施例におい
ては，システムが２個のＣＰＵによって構成された例を
示していて，２個のＣＰＵ間のデ−タ伝送機能を主体に
して示し，このシステムに対する入出力機能等の図示は
省略している。図１において，１は例えば主制御装置，
２は例えば演算装置であって，主制御装置１と演算装置
２とはデ−タ伝送回線３によって接続されている。主制
御装置１は第１のＣＰＵ４および第１のＣＰＵ４が処理
中のデ−タを記憶する記憶エリア５ａと演算装置２から
伝送されるデ−タを記憶する記憶エリア５ｂを備えた第
１のＲＡＭ５等によって構成され，各装置間はバスライ
ン１ａ等によって接続されている。演算装置２は第２の
ＣＰＵ６および第２のＣＰＵ６が処理中のデ−タを記憶
する記憶エリア７ａと主制御装置１，即ち第１のＣＰＵ
４から伝送されるデ−タを記憶する記憶エリア７ｂを備
えた第２のＲＡＭ７等によって構成され，各装置間はバ
スライン２ａ等によって接続されている。また，デ−タ
伝送回線３においては主制御装置１のバスライン１ａに
接続された第１の伝送ライン１ｂがゲ−トＩＣ等によっ
て構成されたバッファ機能８に接続し，このバッファ機
能８にはまた，演算装置２のバスライン２ａに接続され
た第２の伝送ライン２ｂが接続している。
【０００９】上述の構成において，第１のＣＰＵ４から
第２のＣＰＵ６に伝送するデ−タおよび第２のＣＰＵ６
から第１のＣＰＵ４に伝送するデ−タは例えば，表１，
表２に示すように複数グル−プに分割されている。表１
は第１のＣＰＵ４が伝送するデ−タ例を示したものであ
って，デ−タの数ｎが１２の場合を示している。表１に
おいて，横方向には分割したグル−プ，縦方向には伝送
する場合の伝送順のデ−タワ−ドを示している。即ち，
デ−タの数ｎ（１２）を４グル−プに分割し，各グル−
プはそれぞれワ−ド数ｍが３の場合は，例えば，グルー
プ１には，第１ワ−ドから，第１ワ−ドＷ11がデ−タ
１，第２ワ−ドＷ12がデ−タ２，第３ワ−ドＷ13がデ−
タ３の順序で構成され，後述するように，ラベルＬ 11 が
割付けられる。従って，１サイクルの時間と通信時間と
の関係で１サイクル中には１グル−プのみのデ−タ群が
選択伝送される条件においては，例えば，グル−プ１が
選択され伝送する場合はデ−タ１，デ−タ２，デ−タ３
の順で伝送される。上述した各グル−プにはそれぞれ関
連するデ−タが組となって含まれている。表２は第２の
ＣＰＵ６が伝送するデ−タ例を示したものであって，デ
−タの数ｙが１２の場合を示している。表２において，
横方向には分割したグル−プ，縦方向には伝送する場合
の伝送順のデ−タワ−ドを示している。即ち，デ−タの
数ｙ（１２）を４グル−プに分割し，各グル−プはそれ
ぞれワ−ド数ｘが３の場合は，例えば，グループ１に
は，第１ワ−ドから，第１ワ−ドＷ21がデ−タａ，第２
ワ−ドＷ22がデ−タｂ，第３ワ−ドＷ23がデ−タｃの順
序で構成され，後述するように，ラベルＬ 21 が割付けら
れる。従って，１サイクルの時間と通信時間との関係で
１サイクル中には１グル−プのみのデ−タが選択伝送さ
れる条件で，例えば，グル−プ１が選択され伝送する場
合はデ−タａ，デ−タｂ，デ−タｃの順で伝送される。
上述した各グル−プにはそれぞれ関連するデ−タが組と
なって含まれている。
第２のＣＰＵ６に伝送するデ−タおよび第２のＣＰＵ６
から第１のＣＰＵ４に伝送するデ−タは例えば，表１，
表２に示すように複数グル−プに分割されている。表１
は第１のＣＰＵ４が伝送するデ−タ例を示したものであ
って，デ−タの数ｎが１２の場合を示している。表１に
おいて，横方向には分割したグル−プ，縦方向には伝送
する場合の伝送順のデ−タワ−ドを示している。即ち，
デ−タの数ｎ（１２）を４グル−プに分割し，各グル−
プはそれぞれワ−ド数ｍが３の場合は，例えば，グルー
プ１には，第１ワ−ドから，第１ワ−ドＷ11がデ−タ
１，第２ワ−ドＷ12がデ−タ２，第３ワ−ドＷ13がデ−
タ３の順序で構成され，後述するように，ラベルＬ 11 が
割付けられる。従って，１サイクルの時間と通信時間と
の関係で１サイクル中には１グル−プのみのデ−タ群が
選択伝送される条件においては，例えば，グル−プ１が
選択され伝送する場合はデ−タ１，デ−タ２，デ−タ３
の順で伝送される。上述した各グル−プにはそれぞれ関
連するデ−タが組となって含まれている。表２は第２の
ＣＰＵ６が伝送するデ−タ例を示したものであって，デ
−タの数ｙが１２の場合を示している。表２において，
横方向には分割したグル−プ，縦方向には伝送する場合
の伝送順のデ−タワ−ドを示している。即ち，デ−タの
数ｙ（１２）を４グル−プに分割し，各グル−プはそれ
ぞれワ−ド数ｘが３の場合は，例えば，グループ１に
は，第１ワ−ドから，第１ワ−ドＷ21がデ−タａ，第２
ワ−ドＷ22がデ−タｂ，第３ワ−ドＷ23がデ−タｃの順
序で構成され，後述するように，ラベルＬ 21 が割付けら
れる。従って，１サイクルの時間と通信時間との関係で
１サイクル中には１グル−プのみのデ−タが選択伝送さ
れる条件で，例えば，グル−プ１が選択され伝送する場
合はデ−タａ，デ−タｂ，デ−タｃの順で伝送される。
上述した各グル−プにはそれぞれ関連するデ−タが組と
なって含まれている。
【００１０】上述の図１に示した構成，および表１に示
したグル−プの分割条件において，第１のＣＰＵ４から
第２のＣＰＵ６に伝送するデ−タおよび第２のＣＰＵ６
から第１のＣＰＵ４に伝送するデ−タは図２，図３に示
すように構成される。図２において，Ａは第１のＣＰＵ
４が実行する処理の流れにおける１サンプリング周期の
処理動作状況を示し，伝送デ−タの形態を主体にして示
したものであって，図に示すＢは第２のＣＰＵ６が実行
する処理の流れにおける１サンプリング周期の処理動作
状況を示し，伝送デ−タの形態を主体にして示したもの
である。ＡおよびＢは同一タイミングの状態を示してい
る。また，図２において，Ｔ1はこのシステムにおける
１サンプリング周期を示している。即ち，Ｔ1はデ−タ
伝送１サイクルを含む時間を示していて，Ｔ2はデ−タ
伝送のための通信処理時間を示している。また，Ｔａ3
は第１のＣＰＵ４から第２のＣＰＵ６に伝送するデ−タ
の送信時間，Ｔｂ3は第２のＣＰＵ６から第１のＣＰＵ
４に伝送するデ−タの送信時間である。
したグル−プの分割条件において，第１のＣＰＵ４から
第２のＣＰＵ６に伝送するデ−タおよび第２のＣＰＵ６
から第１のＣＰＵ４に伝送するデ−タは図２，図３に示
すように構成される。図２において，Ａは第１のＣＰＵ
４が実行する処理の流れにおける１サンプリング周期の
処理動作状況を示し，伝送デ−タの形態を主体にして示
したものであって，図に示すＢは第２のＣＰＵ６が実行
する処理の流れにおける１サンプリング周期の処理動作
状況を示し，伝送デ−タの形態を主体にして示したもの
である。ＡおよびＢは同一タイミングの状態を示してい
る。また，図２において，Ｔ1はこのシステムにおける
１サンプリング周期を示している。即ち，Ｔ1はデ−タ
伝送１サイクルを含む時間を示していて，Ｔ2はデ−タ
伝送のための通信処理時間を示している。また，Ｔａ3
は第１のＣＰＵ４から第２のＣＰＵ６に伝送するデ−タ
の送信時間，Ｔｂ3は第２のＣＰＵ６から第１のＣＰＵ
４に伝送するデ−タの送信時間である。
【００１１】図３には，図２で示した送信時間Ｔａ3中
に伝送されるデ−タのフォ−マットを示している。即
ち，図３に示す左端が最上位ビットＰ，右端が最下位ビ
ット０であって，上段の３１は要求ラベルを含む指示デ
−タワ−ド，その下，上から，３２，３３，３４は伝送
する伝送デ−タの第１ワ−ド，第２ワ−ド，第３ワ−ド
を示していて，１回の送信には，上段３１から３２，３
３，３４の順で連続して送信される。
に伝送されるデ−タのフォ−マットを示している。即
ち，図３に示す左端が最上位ビットＰ，右端が最下位ビ
ット０であって，上段の３１は要求ラベルを含む指示デ
−タワ−ド，その下，上から，３２，３３，３４は伝送
する伝送デ−タの第１ワ−ド，第２ワ−ド，第３ワ−ド
を示していて，１回の送信には，上段３１から３２，３
３，３４の順で連続して送信される。
【００１２】次に上述の構成における本発明の実施方法
を説明する。図１，図２において，各サンプリング周期
毎に，このシステムの操作プログラムに従って第１のＣ
ＰＵ４は所定の内部処理を行う。この処理動作によって
作成されるデ−タのうち第２のＣＰＵ６に伝送する必要
のあるデ−タは，表１によって説明したように，予め設
定された条件に従ってグル−プ分けを行い，各グル−プ
にラベルを割付け，それぞれのラベルに対応する第１の
ＲＡＭ５の記憶エリア５ａ内所定番地に記憶させる。上
記した第１のＲＡＭ５に記憶された各デ−タの内容は第
１のＣＰＵ４の処理動作に従って逐次書換えられる。ま
た，第２のＣＰＵ６は第１のＣＰＵ４と同様に，その処
理過程で作成されるデ−タのうち第１のＣＰＵ４に伝送
する必要のあるデ−タは，表２によって説明したよう
に，予め設定された条件に従ってグル−プ分けを行い，
各グル−プにラベルを割付け，それぞれのラベルに対応
する第２のＲＡＭ７の記憶エリア７ａ内所定番地に記憶
させる。上記した第２のＲＡＭ７に記憶された各デ−タ
の内容は第２のＣＰＵ６の処理動作に従って逐次書換え
られる。
を説明する。図１，図２において，各サンプリング周期
毎に，このシステムの操作プログラムに従って第１のＣ
ＰＵ４は所定の内部処理を行う。この処理動作によって
作成されるデ−タのうち第２のＣＰＵ６に伝送する必要
のあるデ−タは，表１によって説明したように，予め設
定された条件に従ってグル−プ分けを行い，各グル−プ
にラベルを割付け，それぞれのラベルに対応する第１の
ＲＡＭ５の記憶エリア５ａ内所定番地に記憶させる。上
記した第１のＲＡＭ５に記憶された各デ−タの内容は第
１のＣＰＵ４の処理動作に従って逐次書換えられる。ま
た，第２のＣＰＵ６は第１のＣＰＵ４と同様に，その処
理過程で作成されるデ−タのうち第１のＣＰＵ４に伝送
する必要のあるデ−タは，表２によって説明したよう
に，予め設定された条件に従ってグル−プ分けを行い，
各グル−プにラベルを割付け，それぞれのラベルに対応
する第２のＲＡＭ７の記憶エリア７ａ内所定番地に記憶
させる。上記した第２のＲＡＭ７に記憶された各デ−タ
の内容は第２のＣＰＵ６の処理動作に従って逐次書換え
られる。
【００１３】第１のＣＰＵ４は所定の処理動作を実行し
てその処理（内部処理）が完了すると，または送信のタ
イミングになると（図２に示すｔ1），まず，伝送デ−
タのラベルと第２のＣＰＵ６に要求するデ−タのラベ
ル，例えばＬ21，とを含めて所定の条件に従った第２の
ＣＰＵ６の実行内容を指示する記載をした指示デ−タの
ワ−ドを作成し，バッファ機能８に送信命令を伝送し
て，この指示デ−タのワ−ドを第２のＣＰＵ６に伝送す
る。第１のＣＰＵ４は指示デ−タワ−ドに続けて今回伝
送すべきデ−タのラベルがＬ11であれば，グル−プ１に
分類された第１ワ−ドＷ11に属するデ−タ１，第２ワ−
ドＷ12に属するデ−タ２，第３ワ−ドＷ13に属するデ−
タ３をそれぞれ第１のＲＡＭ５の記憶エリア５ａから読
出して第２のＣＰＵ６に伝送する。上述した，指示デ−
タワ−ドと３個のデ−タワ−ドの送信時間は，このシス
テムの条件によって許容される送信時間Ｔａ3によって
定められたものである。即ち，送信時間Ｔａ3によっ
て，最大伝送可能なデ−タ数が定まる。第２のＣＰＵ６
は，所定の内部処理を実行しているが，第１のＣＰＵ４
が送信するデ−タの受信タイミング（図２に示すｔ1）
になると，実行中の処理動作を中断して第１のＣＰＵ４
が送信する指示デ−タワ−ドを含むデ−タワ−ド群を受
信する。第１のＣＰＵ４は送信を完了し，即ち，送信時
間Ｔａ3が完了すると（図２に示すｔ2）バッファ機能８
に対する送信命令を停止する。
てその処理（内部処理）が完了すると，または送信のタ
イミングになると（図２に示すｔ1），まず，伝送デ−
タのラベルと第２のＣＰＵ６に要求するデ−タのラベ
ル，例えばＬ21，とを含めて所定の条件に従った第２の
ＣＰＵ６の実行内容を指示する記載をした指示デ−タの
ワ−ドを作成し，バッファ機能８に送信命令を伝送し
て，この指示デ−タのワ−ドを第２のＣＰＵ６に伝送す
る。第１のＣＰＵ４は指示デ−タワ−ドに続けて今回伝
送すべきデ−タのラベルがＬ11であれば，グル−プ１に
分類された第１ワ−ドＷ11に属するデ−タ１，第２ワ−
ドＷ12に属するデ−タ２，第３ワ−ドＷ13に属するデ−
タ３をそれぞれ第１のＲＡＭ５の記憶エリア５ａから読
出して第２のＣＰＵ６に伝送する。上述した，指示デ−
タワ−ドと３個のデ−タワ−ドの送信時間は，このシス
テムの条件によって許容される送信時間Ｔａ3によって
定められたものである。即ち，送信時間Ｔａ3によっ
て，最大伝送可能なデ−タ数が定まる。第２のＣＰＵ６
は，所定の内部処理を実行しているが，第１のＣＰＵ４
が送信するデ−タの受信タイミング（図２に示すｔ1）
になると，実行中の処理動作を中断して第１のＣＰＵ４
が送信する指示デ−タワ−ドを含むデ−タワ−ド群を受
信する。第１のＣＰＵ４は送信を完了し，即ち，送信時
間Ｔａ3が完了すると（図２に示すｔ2）バッファ機能８
に対する送信命令を停止する。
【００１４】第２のＣＰＵ６は，第１のＣＰＵ４からの
受信が完了すると（図２に示すｔ2），第１のＣＰＵ４
から受信した指示デ−タワ−ドの指示デ−タを解読し
て，第１のＣＰＵ４から伝送された指示デ−タに従った
処理を実行する。また，受信指示デ−タのラベルに従っ
て各デ−タを第２のＲＡＭ７の記憶エリア７ｂ内所定番
地に記憶させる。その後，第２のＣＰＵ６は，第１のＣ
ＰＵ４から伝送された指示デ−タに従って要求されたグ
ル−プのデ−タ群と，第１のＣＰＵ４に要求するデ−タ
グル−プのラベルを含めて所定の条件に従って作成した
指示デ−タのワ−ドとを第１のＣＰＵ４に伝送するため
の処理動作等所定の内部処理を実行する。即ち，第２の
ＣＰＵ６は所定の処理が完了すると，または送信のタイ
ミングになると（図２に示すｔ3），所定の送信時間Ｔ
ｂ3に対応して，第１のＣＰＵと同様，指示デ−タワ−
ドに続けて，要求されたデ−タであるラベルＬ21に含ま
れる各データ，即ち，グル−プ１に分類された第１ワ−
ドＷ21に属するデ−タａ，第２ワ−ドＷ22に属するデ−
タｂ，第３ワ−ドＷ23に属するデ−タｃをそれぞれ第２
のＲＡＭ７の記憶エリア７ａから読出して第１のＣＰＵ
４に伝送する。第１のＣＰＵ４は前述したように第２の
ＣＰＵ６に所定のデ−タを送信した後（図２に示す
ｔ2），所定の処理または中断した処理等の内部処理を
実行する。第２のＣＰＵ６は送信が完了すると，即ち，
送信時間Ｔｂ3が完了すると（図２に示すｔ4）バッファ
機能８に対する送信命令を停止する。第２のＣＰＵ６が
送信を完了すると（図２に示すｔ4），第１のＣＰＵ４
は第２のＣＰＵ６から受信した指示デ−タワ−ドに含ま
れる指示デ−タを解読し，所定の処理を実行する。即
ち，伝送された受信指示デ−タのラベルに従って各デ−
タを第１のＲＡＭ５の記憶エリア５ｂ内の所定番地に記
憶した後，第２のＣＰＵ６から伝送されたデ−タを使用
し，また，所定の処理動作を実行して次のサイクルに移
行する。第２のＣＰＵ６は上述した送信を完了した後
（図２に示すｔ4），所定の処理または中断した処理動
作等内部処理を実行して次のサイクルに移行する。上述
した指示デ−タによって第１または第２のＣＰＵが第２
または第１のＣＰＵから伝送を要求するデ−タグル−プ
のラベルはサイクルごとに変更することによって必要と
するデ−タグル−プを順次入手することができる。上述
した主制御装置１と演算装置２のいずれか，またはいず
れもは，１チップＣＰＵによって構成されたものでも，
ＣＰＵ，ＲＡＭ等を専用のＩＣ等によって構成されたも
のであっても良い。
受信が完了すると（図２に示すｔ2），第１のＣＰＵ４
から受信した指示デ−タワ−ドの指示デ−タを解読し
て，第１のＣＰＵ４から伝送された指示デ−タに従った
処理を実行する。また，受信指示デ−タのラベルに従っ
て各デ−タを第２のＲＡＭ７の記憶エリア７ｂ内所定番
地に記憶させる。その後，第２のＣＰＵ６は，第１のＣ
ＰＵ４から伝送された指示デ−タに従って要求されたグ
ル−プのデ−タ群と，第１のＣＰＵ４に要求するデ−タ
グル−プのラベルを含めて所定の条件に従って作成した
指示デ−タのワ−ドとを第１のＣＰＵ４に伝送するため
の処理動作等所定の内部処理を実行する。即ち，第２の
ＣＰＵ６は所定の処理が完了すると，または送信のタイ
ミングになると（図２に示すｔ3），所定の送信時間Ｔ
ｂ3に対応して，第１のＣＰＵと同様，指示デ−タワ−
ドに続けて，要求されたデ−タであるラベルＬ21に含ま
れる各データ，即ち，グル−プ１に分類された第１ワ−
ドＷ21に属するデ−タａ，第２ワ−ドＷ22に属するデ−
タｂ，第３ワ−ドＷ23に属するデ−タｃをそれぞれ第２
のＲＡＭ７の記憶エリア７ａから読出して第１のＣＰＵ
４に伝送する。第１のＣＰＵ４は前述したように第２の
ＣＰＵ６に所定のデ−タを送信した後（図２に示す
ｔ2），所定の処理または中断した処理等の内部処理を
実行する。第２のＣＰＵ６は送信が完了すると，即ち，
送信時間Ｔｂ3が完了すると（図２に示すｔ4）バッファ
機能８に対する送信命令を停止する。第２のＣＰＵ６が
送信を完了すると（図２に示すｔ4），第１のＣＰＵ４
は第２のＣＰＵ６から受信した指示デ−タワ−ドに含ま
れる指示デ−タを解読し，所定の処理を実行する。即
ち，伝送された受信指示デ−タのラベルに従って各デ−
タを第１のＲＡＭ５の記憶エリア５ｂ内の所定番地に記
憶した後，第２のＣＰＵ６から伝送されたデ−タを使用
し，また，所定の処理動作を実行して次のサイクルに移
行する。第２のＣＰＵ６は上述した送信を完了した後
（図２に示すｔ4），所定の処理または中断した処理動
作等内部処理を実行して次のサイクルに移行する。上述
した指示デ−タによって第１または第２のＣＰＵが第２
または第１のＣＰＵから伝送を要求するデ−タグル−プ
のラベルはサイクルごとに変更することによって必要と
するデ−タグル−プを順次入手することができる。上述
した主制御装置１と演算装置２のいずれか，またはいず
れもは，１チップＣＰＵによって構成されたものでも，
ＣＰＵ，ＲＡＭ等を専用のＩＣ等によって構成されたも
のであっても良い。
【００１５】上述の説明は本発明の技術思想を実現する
ための基本構成と方法を示したものであって，種々応用
改変することができる。例えば，実施例においては対向
する２ＣＰＵの間にバッファ機能を設けたが，それぞれ
のＣＰＵを備えた装置に通信回線との間のモデム等のイ
ンタフェ−ス機能を設けるようにしても良い。また，２
以上のＣＰＵを備えたシステムの場合は，このバッファ
機能に各対向ＣＰＵを切替える交換器機能を設けても良
い。また，実施例においては，主制御装置と演算装置と
の間における１対向のＣＰＵ間におけるデ−タ伝送例に
ついて説明したが，１対向以上の多数のＣＰＵ間でデ−
タ伝送を実行するシステムにおいても，システムが構成
するネットワ−クの構成条件に対応して，それぞれデ−
タを要求するＣＰＵ側から，相手ＣＰＵを指定する番地
と伝送要求ラベル等を記載し構成したデ−タを送信する
ようにするか，交換機能の制御信号を送信することによ
って実行できる。上述したように１チップＣＰＵを使用
すれば，複雑なシステムであっても，各機能をそれぞれ
１チップＣＰＵに分散し，各１チップＣＰＵ間のデ−タ
伝送に本発明を適用することによって小型の装置構成が
実行できる。図２に示したタイミング関係においては相
互にデ−タを伝送し合うＣＰＵ間で同期がとれれば，共
通のタイマの制御下で定まるタイミング信号によってそ
れぞれの内部処理を切替えても一方のＣＰＵからの同期
信号によって対向するＣＰＵの内部処理を切替えるよう
にしても良いことも当然である。また，一方のＣＰＵか
らの割込み信号によって通信を開始するようにしても良
い。また，各デ−タのグル−プごとにラベルを割付ける
ように記したが，さらに各デ−タ伝送の条件とＲＡＭに
記憶させる条件によっては，ラベル以外に，相互に伝送
を要求するデ−タごとに記号を付するようにしても良
い。また，実施例では，相互に伝送するいずれのＣＰＵ
から送信するデ−タ群も，図２に示すように，指示デ−
タのワ−ドと要求されたデ−タのワ−ドによって構成さ
れている場合について説明したが，特定のＣＰＵからは
予め定められたデ−タを毎サイクルごとに繰返し，また
は／および，一定サイクル毎に，指示デ−タと共に送信
し，相手のＣＰＵからは指示デ−タによって要求された
デ−タのみ，または，要求されたデ−タと，予め定めら
れたデ−タを毎サイクルごとに，または／および，一定
サイクルごとに送信する等，そのシステムの条件に対応
して適宜設定しても良く，返送を要求するデ−タ群がな
く，送信デ−タ群のラベルが明確に受信ＣＰＵで確認で
きる場合等には指示デ−タを送信す必要がないことも当
然である。上述の実施例ではそれぞれのＣＰＵで相互伝
送を必要とするデ−タの数をそれぞれ１２とし，１２デ
−タをいずれも３デ−タづつ４グル−プに分けた例につ
いて説明したが，許容最大通信時間と１サイクルの時
間，および，全体デ−タ数とのバランスで，グル−プ数
とグル−プそれぞれに所属させるデ−タの数は適切に設
定すれば良いことも当然である。
ための基本構成と方法を示したものであって，種々応用
改変することができる。例えば，実施例においては対向
する２ＣＰＵの間にバッファ機能を設けたが，それぞれ
のＣＰＵを備えた装置に通信回線との間のモデム等のイ
ンタフェ−ス機能を設けるようにしても良い。また，２
以上のＣＰＵを備えたシステムの場合は，このバッファ
機能に各対向ＣＰＵを切替える交換器機能を設けても良
い。また，実施例においては，主制御装置と演算装置と
の間における１対向のＣＰＵ間におけるデ−タ伝送例に
ついて説明したが，１対向以上の多数のＣＰＵ間でデ−
タ伝送を実行するシステムにおいても，システムが構成
するネットワ−クの構成条件に対応して，それぞれデ−
タを要求するＣＰＵ側から，相手ＣＰＵを指定する番地
と伝送要求ラベル等を記載し構成したデ−タを送信する
ようにするか，交換機能の制御信号を送信することによ
って実行できる。上述したように１チップＣＰＵを使用
すれば，複雑なシステムであっても，各機能をそれぞれ
１チップＣＰＵに分散し，各１チップＣＰＵ間のデ−タ
伝送に本発明を適用することによって小型の装置構成が
実行できる。図２に示したタイミング関係においては相
互にデ−タを伝送し合うＣＰＵ間で同期がとれれば，共
通のタイマの制御下で定まるタイミング信号によってそ
れぞれの内部処理を切替えても一方のＣＰＵからの同期
信号によって対向するＣＰＵの内部処理を切替えるよう
にしても良いことも当然である。また，一方のＣＰＵか
らの割込み信号によって通信を開始するようにしても良
い。また，各デ−タのグル−プごとにラベルを割付ける
ように記したが，さらに各デ−タ伝送の条件とＲＡＭに
記憶させる条件によっては，ラベル以外に，相互に伝送
を要求するデ−タごとに記号を付するようにしても良
い。また，実施例では，相互に伝送するいずれのＣＰＵ
から送信するデ−タ群も，図２に示すように，指示デ−
タのワ−ドと要求されたデ−タのワ−ドによって構成さ
れている場合について説明したが，特定のＣＰＵからは
予め定められたデ−タを毎サイクルごとに繰返し，また
は／および，一定サイクル毎に，指示デ−タと共に送信
し，相手のＣＰＵからは指示デ−タによって要求された
デ−タのみ，または，要求されたデ−タと，予め定めら
れたデ−タを毎サイクルごとに，または／および，一定
サイクルごとに送信する等，そのシステムの条件に対応
して適宜設定しても良く，返送を要求するデ−タ群がな
く，送信デ−タ群のラベルが明確に受信ＣＰＵで確認で
きる場合等には指示デ−タを送信す必要がないことも当
然である。上述の実施例ではそれぞれのＣＰＵで相互伝
送を必要とするデ−タの数をそれぞれ１２とし，１２デ
−タをいずれも３デ−タづつ４グル−プに分けた例につ
いて説明したが，許容最大通信時間と１サイクルの時
間，および，全体デ−タ数とのバランスで，グル−プ数
とグル−プそれぞれに所属させるデ−タの数は適切に設
定すれば良いことも当然である。
【００１６】
【発明の効果】本発明は上述したような方法を実施する
ようにしたので，次のような優れた効果を有する。 所定の周期毎に繰返し処理を行うようなシステムで，
周期によって定まる限られた時間内に処理を終了させな
ければならないために一回に伝送可能なデ−タ量が限ら
れている場合においても，必要なデ−タは所定の時間内
に伝送することができると共に１チップＣＰＵの採用を
可能にして構成装置の小型化及び各ＣＰＵ処理動作実効
速度の高速化が図れる。 複数のデ−タを一つのラベルで指定できるので，指示
デ−タ長等を短くでき，デ−タの伝送と処理動作を容易
速やかに実行できる。 送信ＣＰＵが伝送するデ−タ群を示すラベルを指示デ
−タに記載している場合は受信ＣＰＵは受信したデ−タ
群の種類名称を誤りなく判定でき，適切な処理が速やか
に実行できる。 指示デ−タが少なくとも送信ＣＰＵが伝送対象ＣＰＵ
に要求するデ−タ群を示すラベルで構成されている場合
は，返送デ−タを要求する場合の指示デ−タの内容を必
要最小限にしてワ−ド長を短くできる。 送信ＣＰＵが送信するデ−タ群の先頭に指示デ−タを
配置すると，受信したＣＰＵにおける処理動作は容易確
実となり，また早期実行が可能となった。
ようにしたので，次のような優れた効果を有する。 所定の周期毎に繰返し処理を行うようなシステムで，
周期によって定まる限られた時間内に処理を終了させな
ければならないために一回に伝送可能なデ−タ量が限ら
れている場合においても，必要なデ−タは所定の時間内
に伝送することができると共に１チップＣＰＵの採用を
可能にして構成装置の小型化及び各ＣＰＵ処理動作実効
速度の高速化が図れる。 複数のデ−タを一つのラベルで指定できるので，指示
デ−タ長等を短くでき，デ−タの伝送と処理動作を容易
速やかに実行できる。 送信ＣＰＵが伝送するデ−タ群を示すラベルを指示デ
−タに記載している場合は受信ＣＰＵは受信したデ−タ
群の種類名称を誤りなく判定でき，適切な処理が速やか
に実行できる。 指示デ−タが少なくとも送信ＣＰＵが伝送対象ＣＰＵ
に要求するデ−タ群を示すラベルで構成されている場合
は，返送デ−タを要求する場合の指示デ−タの内容を必
要最小限にしてワ−ド長を短くできる。 送信ＣＰＵが送信するデ−タ群の先頭に指示デ−タを
配置すると，受信したＣＰＵにおける処理動作は容易確
実となり，また早期実行が可能となった。
【図１】本発明を適用するＣＰＵシステムの構成例を示
す概要ブロック図である。
す概要ブロック図である。
【図２】本発明を適用するＣＰＵシステムにおける各Ｃ
ＰＵにおける処理タイミング図である。
ＰＵにおける処理タイミング図である。
【図３】本発明を適用するＣＰＵシステムにおける伝送
デ−タのフォ−マット例図である。
デ−タのフォ−マット例図である。
【図４】従来のデ−タ伝送方法を説明するＣＰＵシステ
ムの構成例を示す概要ブロック図である。
ムの構成例を示す概要ブロック図である。
１：主制御装置
２：演算装置
３：デ−タ伝送回線
４，６：ＣＰＵ（central processing unit）
５，７：ＲＡＭ（random access memory）
８：バッファ機能
Ｔ1：デ−タ伝送１サイクルの時間
Ｔ2：通信処理時間
Ｔａ3：第１のＣＰＵ４から第２のＣＰＵ６に伝送する
デ−タの送信時間 Ｔｂ3：第２のＣＰＵ６から第１のＣＰＵ４に伝送する
デ−タの送信時間
デ−タの送信時間 Ｔｂ3：第２のＣＰＵ６から第１のＣＰＵ４に伝送する
デ−タの送信時間
【表１】
【表２】
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−149337（ＪＰ，Ａ)
特開 平３−201741（ＪＰ，Ａ)
特開 平３−109645（ＪＰ，Ａ)
特開 昭61−216066（ＪＰ，Ａ)
特開 昭61−216068（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/00
G06F 15/16
H04L 12/40
Claims (4)
- 【請求項１】 少なくとも２以上の複数のＣＰＵを含
み，所定周期毎に所定の処理動作を繰返し実行するよう
に構成され，且つ該所定周期内に複数のＣＰＵのうち少
なくとも２個のＣＰＵ間で複数デ−タの相互伝送を行う
デ−タ通信機能を備えたシステムのデ−タ伝送方法にお
いて， 上記相互伝送を行う複数デ−タを所定数ごとに分割して
各分割デ−タ群毎にラベルを割付け，送信する所定のＣ
ＰＵは前記所定周期毎の伝送タイミングに，伝送すべき
デ−タ群と，伝送対象ＣＰＵの実行内容を前記ラベルを
用いて指定する指示デ−タとを，伝送対象ＣＰＵに送信
し，前記送信ＣＰＵが送信した前記指示デ−タを含むデ
−タ群を受信したＣＰＵは送信ＣＰＵが送信した指示デ
−タに従った処理を実行し，該指示デ−タに受信ＣＰＵ
が返送すべきデ−タ群を示すラベルが記載されている場
合は，該デ−タ群を前記送信ＣＰＵに送信するようにし
たことを特徴とするデ−タ伝送方法。 - 【請求項２】 請求項１記載の指示デ−タには同時に伝
送するデ−タ群を示すラベルを記載しているデ−タ伝送
方法。 - 【請求項３】 請求項１記載の指示デ−タは少なくとも
送信ＣＰＵが伝送対象ＣＰＵに要求するデ−タ群を示す
ラベルで構成されているデ−タ伝送方法。 - 【請求項４】 請求項１ないし３記載の指示デ−タを，
送信ＣＰＵが送信するデ−タ群の先頭に配置したデ−タ
伝送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06136293A JP3452948B2 (ja) | 1993-02-26 | 1993-02-26 | デ−タ伝送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06136293A JP3452948B2 (ja) | 1993-02-26 | 1993-02-26 | デ−タ伝送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06250961A JPH06250961A (ja) | 1994-09-09 |
| JP3452948B2 true JP3452948B2 (ja) | 2003-10-06 |
Family
ID=13168986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06136293A Expired - Fee Related JP3452948B2 (ja) | 1993-02-26 | 1993-02-26 | デ−タ伝送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3452948B2 (ja) |
-
1993
- 1993-02-26 JP JP06136293A patent/JP3452948B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06250961A (ja) | 1994-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4418382A (en) | Information exchange processor | |
| JP2829091B2 (ja) | データ処理システム | |
| US5495619A (en) | Apparatus providing addressable storage locations as virtual links and storing predefined destination information for any messages transmitted on virtual links at these locations | |
| JPS62192867A (ja) | イメ−ジデ−タを扱うワ−クステ−シヨン | |
| JPH04346151A (ja) | データ処理装置及びファクシミリ装置 | |
| JPS63280365A (ja) | ダイレクトメモリアクセスオ−ダ競合制御方式 | |
| JP3452948B2 (ja) | デ−タ伝送方法 | |
| US5170473A (en) | Communication command control system between cpus | |
| EP0164972A2 (en) | Shared memory multiprocessor system | |
| JP2710151B2 (ja) | 自動化装置の作動方法 | |
| JP3452949B2 (ja) | デ−タ伝送方法 | |
| US5579483A (en) | Communication controller for controlling multi-channel multiplex communication and having channel selection functions and memory for storing communication control data for each channel | |
| JPS6177948A (ja) | デ−タ処理装置 | |
| JP2522412B2 (ja) | プログラマブルコントロ―ラと入出力装置の間の通信方法 | |
| JPS6224830B2 (ja) | ||
| JP2687716B2 (ja) | 情報処理装置 | |
| JPS6253046A (ja) | 産業用ロボツトのデ−タ通信装置 | |
| JPH05151136A (ja) | データ転送装置 | |
| JPH0425581B2 (ja) | ||
| JPS5918733B2 (ja) | デ−タ送受信制御装置 | |
| JPS63247859A (ja) | 共有メモリ装置 | |
| JPS62109452A (ja) | デ−タ通信制御装置 | |
| JPH0282342A (ja) | データ通信装置 | |
| JPS6382536A (ja) | チヤネル装置 | |
| JPH0236454A (ja) | 主記憶制御装置間バス制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |