JPS62109452A - デ−タ通信制御装置 - Google Patents
デ−タ通信制御装置Info
- Publication number
- JPS62109452A JPS62109452A JP60249264A JP24926485A JPS62109452A JP S62109452 A JPS62109452 A JP S62109452A JP 60249264 A JP60249264 A JP 60249264A JP 24926485 A JP24926485 A JP 24926485A JP S62109452 A JPS62109452 A JP S62109452A
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- JP
- Japan
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- data
- memory
- cpu
- communication
- transmission
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
制御されるデータ通信制量装置ζこ関する。
従来の技術
従来この種の装置は、多種のＬＳＩにより実現されてお
り、キャラクタ方式、バイト計数方式、ピット方式等の
各種フレーミング方式が用いられている。更に、回線数
は、１回線に限らず、複数の回線を制御するものもある
。
り、キャラクタ方式、バイト計数方式、ピット方式等の
各種フレーミング方式が用いられている。更に、回線数
は、１回線に限らず、複数の回線を制御するものもある
。
これらのＬＳＩに内蔵された通信データ用バックァは、
数バイトの容量でＦＩＦＯ（ファスト・イン・ファスト
・アウト）構成になっており、送信時にはデータバッフ
ァに１バイト以上の空きがあるとき、また受信時には１
バイト以上の受信データが格納されているときにＣＩ）
Ｕに転送要求を１〜．１バイトないし２バイト単位の転
送を行う。
数バイトの容量でＦＩＦＯ（ファスト・イン・ファスト
・アウト）構成になっており、送信時にはデータバッフ
ァに１バイト以上の空きがあるとき、また受信時には１
バイト以上の受信データが格納されているときにＣＩ）
Ｕに転送要求を１〜．１バイトないし２バイト単位の転
送を行う。
発明が解決しようとする問題点
しかしながら、このような構成のデータ通信制御装置に
あっては、通信側の装置が待つことができない場合ζこ
は、平均的にＣＰＵ間とのデータ転送スピードが通信ス
ピードよりも速くなければならない。
あっては、通信側の装置が待つことができない場合ζこ
は、平均的にＣＰＵ間とのデータ転送スピードが通信ス
ピードよりも速くなければならない。
したがって、回線数を増やすと通信スピードを遅くしな
ければならず、また通信スピードを速くすると回線数を
少なくしなければならないために、１間のＣＰＵで制御
可能な回線数（ＬＳＩの数）や通信スピードに限界があ
るという問題点がある。
ければならず、また通信スピードを速くすると回線数を
少なくしなければならないために、１間のＣＰＵで制御
可能な回線数（ＬＳＩの数）や通信スピードに限界があ
るという問題点がある。
上述の問題点は以下の理由で生ずる。すなわち第１に当
該ＬＳＩのデータバッファ蛋が少ないからであり、第２
ｉこＣＰＵへの転送安来が１バイト単位であるためにソ
フトウェアのオーバヘッドを無視することができなくな
り、したがってＣＰＵとのデータ転送レートが落ちるか
らである。
該ＬＳＩのデータバッファ蛋が少ないからであり、第２
ｉこＣＰＵへの転送安来が１バイト単位であるためにソ
フトウェアのオーバヘッドを無視することができなくな
り、したがってＣＰＵとのデータ転送レートが落ちるか
らである。
この問題を解決するために、ＤＭＡＣ（ダイレクト・メ
モリ・アクセス・コントローラ）に、ｌデータ転送する
ことが用いられているが、多数の回線を制御する場合に
は、ＤＭＡＣの個数が増えてコストアップの要因となり
、また転送要求が同時に起こるとＣＰＵバスを専有し、
ソフトウェアが動作しなくなるという問題点がある。
モリ・アクセス・コントローラ）に、ｌデータ転送する
ことが用いられているが、多数の回線を制御する場合に
は、ＤＭＡＣの個数が増えてコストアップの要因となり
、また転送要求が同時に起こるとＣＰＵバスを専有し、
ソフトウェアが動作しなくなるという問題点がある。
本発明は、上述の問題点に鑑みて成されたもので、１ケ
のＣＰＵで高速の回線を多数制御することのできるデー
タ通信制御装置を提供することを目的とする。
のＣＰＵで高速の回線を多数制御することのできるデー
タ通信制御装置を提供することを目的とする。
問題点を解決するための手段
本発明は上述の問題点を解決するため、１フレーム以上
の通信データを格納可能なメモリと、該メモリを制御す
る回路を有し、ＣＰＵとのデータ転送を１フレー・′、
？す（・ン一で行わせるという構成を備えたものである
。
の通信データを格納可能なメモリと、該メモリを制御す
る回路を有し、ＣＰＵとのデータ転送を１フレー・′、
？す（・ン一で行わせるという構成を備えたものである
。
作 用
本発明は上述の構成によって、送信時にはＣＰＵから受
取った１フレ−Ａ分の送信データを上記メモリに格納し
、更にＣＰＵからの送信命令により該データを送信する
。他方、受信時にはＣＰＵからの受信許可命令により受
信データを受取って上記メモリに格納し、１フレーム分
のデータを受信後、ＣＰＵへ通知する。したがって、通
信スピードとＣＰＵの転送スピードとの関係に依存する
ことなくフレーム単位で転送、通信を行うので、１ケの
（、’ＰＵで多数の高速回線を制御することが可能とな
る。
取った１フレ−Ａ分の送信データを上記メモリに格納し
、更にＣＰＵからの送信命令により該データを送信する
。他方、受信時にはＣＰＵからの受信許可命令により受
信データを受取って上記メモリに格納し、１フレーム分
のデータを受信後、ＣＰＵへ通知する。したがって、通
信スピードとＣＰＵの転送スピードとの関係に依存する
ことなくフレーム単位で転送、通信を行うので、１ケの
（、’ＰＵで多数の高速回線を制御することが可能とな
る。
実施例
図は、本発明の二実施例を示すデータ通信制御装置のブ
ロック図であり、ＣＰＵインタフェース制御部ｉ （！
：、ＨＤＬＣ（ハイレベル−データ・リンク−コントロ
ール）フレーミンクヲ用い＊全２１ｉ信制御部２と、Ｒ
ＡＭ（ｌ（、ａｎｄｏｗ Ａｃｃｅｓｓ Ｍｅｍｏｒｇ
）で構成されて送受信データを１フレームずつ以上格納
可能なデータバッファ用メモリ３と、メモリ３を制御す
るメモリ制御部４より構成されている、符号５ ｆｃＰ
ＴＪコント「コールバス、６ばＣＰｔＪアドレスバス、
７はＣＰＵデータバスである。
ロック図であり、ＣＰＵインタフェース制御部ｉ （！
：、ＨＤＬＣ（ハイレベル−データ・リンク−コントロ
ール）フレーミンクヲ用い＊全２１ｉ信制御部２と、Ｒ
ＡＭ（ｌ（、ａｎｄｏｗ Ａｃｃｅｓｓ Ｍｅｍｏｒｇ
）で構成されて送受信データを１フレームずつ以上格納
可能なデータバッファ用メモリ３と、メモリ３を制御す
るメモリ制御部４より構成されている、符号５ ｆｃＰ
ＴＪコント「コールバス、６ばＣＰｔＪアドレスバス、
７はＣＰＵデータバスである。
ｃｐｕインタフェース制御部１は、データバスインタフ
ェース８と、ＣＰＵへ状態を知らせるためのステータス
レジスタ９と、ＣＰＵからの命令を受けるコントロール
レジスタ１０ト、ＣＰＵインタ７エースコントローラ１
１を有スル。
ェース８と、ＣＰＵへ状態を知らせるためのステータス
レジスタ９と、ＣＰＵからの命令を受けるコントロール
レジスタ１０ト、ＣＰＵインタ７エースコントローラ１
１を有スル。
通信１１御部２は、パラレル・ンリアル赤シフトレジス
タ１２と、Ｆｅ２（Ｆｒａｍｅ Ｃｈｅｃｋ ５ｅｑｕ
ｅｎｃｅ）生成部１３と、ゼロインサーション・コント
ローラ１４と、シフトレジスタ１５と、ブラッグ；アボ
ード；アイドルパターン生成部１６と、送信コントロー
ラ１７を有する。符号１８は送信クロックライン１９は
送信データラインを示す。
タ１２と、Ｆｅ２（Ｆｒａｍｅ Ｃｈｅｃｋ ５ｅｑｕ
ｅｎｃｅ）生成部１３と、ゼロインサーション・コント
ローラ１４と、シフトレジスタ１５と、ブラッグ；アボ
ード；アイドルパターン生成部１６と、送信コントロー
ラ１７を有する。符号１８は送信クロックライン１９は
送信データラインを示す。
通信制御部２は更に、フラッグ；アボード；アイドルパ
ターン検出部２０と、シフトレジスタ２１ト、セロプリ
ージョン・コント１コー５２２ ト、Ｆに８検出部２３
ト、シリアル・パラレル・シフトレジスタ２４と、受信
コント〔１−ラ２５を含む。符号２６は受信クロックラ
イン、２７は受信データラ１ンを示す。
ターン検出部２０と、シフトレジスタ２１ト、セロプリ
ージョン・コント１コー５２２ ト、Ｆに８検出部２３
ト、シリアル・パラレル・シフトレジスタ２４と、受信
コント〔１−ラ２５を含む。符号２６は受信クロックラ
イン、２７は受信データラ１ンを示す。
メモリ制御ｍ４は、メモリデータバス会インタフェース
２８ト、送信用アドレスカウンタ２９と、受信用アドレ
スカウンタ３０と、 ＣＰＵ側アクセスアドレスカウン
タ３１と、アドレスセレクタ３２ト、メモリコントロー
ラ３３を有する。
２８ト、送信用アドレスカウンタ２９と、受信用アドレ
スカウンタ３０と、 ＣＰＵ側アクセスアドレスカウン
タ３１と、アドレスセレクタ３２ト、メモリコントロー
ラ３３を有する。
以上のように構成されたデータ通信制御装置について、
以下その動作を説明する。
以下その動作を説明する。
（１）送信
送信データは、ＣＰＵからデータバス７、 ＣＰｔＪイ
ンタフェース制［１１のデータバスインタフェース８、
メモリ制御部４のメモリデータバスインタフェース２８
を介してメモリ３に転送される。この場合送信データは
、メモリ制御部４のＣＰＩＩ側アクセスアドレスカウン
タ３１により示されるアドレスか或いは、ＣＰＵのアド
レスバス６から直接示さ、れるアドレスに書込まれる。
ンタフェース制［１１のデータバスインタフェース８、
メモリ制御部４のメモリデータバスインタフェース２８
を介してメモリ３に転送される。この場合送信データは
、メモリ制御部４のＣＰＩＩ側アクセスアドレスカウン
タ３１により示されるアドレスか或いは、ＣＰＵのアド
レスバス６から直接示さ、れるアドレスに書込まれる。
前者の場合、まずＣＰＵからデータバス７、ｆ−タバス
インタフェース８を介シてＣＰ Ｕ （Ｉ１１アクセス
アドレスカウンタ３１を初期設定する。そして送信デー
タがメモリデータバスインタフェース２８に一時格納さ
れ、他方、ＣＰＵインタフェース制御部１ ＯＣＰＵ
インタフェースコントローラ１１の指示により、メモリ
制御部４のメモリコントローラ３３がアドレスセレクタ
３２４こアドレスカウンタ３１を選択させる。したがっ
て、メモリ３の当該アドレスにメモリデータバスインタ
フェース２８の送信データが格納される。
インタフェース８を介シてＣＰ Ｕ （Ｉ１１アクセス
アドレスカウンタ３１を初期設定する。そして送信デー
タがメモリデータバスインタフェース２８に一時格納さ
れ、他方、ＣＰＵインタフェース制御部１ ＯＣＰＵ
インタフェースコントローラ１１の指示により、メモリ
制御部４のメモリコントローラ３３がアドレスセレクタ
３２４こアドレスカウンタ３１を選択させる。したがっ
て、メモリ３の当該アドレスにメモリデータバスインタ
フェース２８の送信データが格納される。
■フレームの送信データがメモリ３をこ格納されると、
ＣＰＵはメモリ制御部４の送信用アドレスウンタ２９へ
送信スタートアドレスを設定し、また通信制御部２のバ
イトカウンタ２ａへ送信バイト数を知らせ、更にＣＰＵ
インタフェース制御部１のコントロールレジスタ１０へ
送信命令を書込む。
ＣＰＵはメモリ制御部４の送信用アドレスウンタ２９へ
送信スタートアドレスを設定し、また通信制御部２のバ
イトカウンタ２ａへ送信バイト数を知らせ、更にＣＰＵ
インタフェース制御部１のコントロールレジスタ１０へ
送信命令を書込む。
ソシテ、コントロールレジスタ１０が通信制御部２の送
信コントローラ１７へ送信命令を出し、送信コントロー
ラ１７はメモリ制御部４のメモリコントローラ３３ヘメ
モリ３の送信データを要求する。次いで、送信用アドレ
スカウンタ２９により、メモリ３の送信データがメモリ
データバスインタフェース２８を介して通信制御部２の
パラレル・シリアルシフトレジスタ１２１こセットされ
る。
信コントローラ１７へ送信命令を出し、送信コントロー
ラ１７はメモリ制御部４のメモリコントローラ３３ヘメ
モリ３の送信データを要求する。次いで、送信用アドレ
スカウンタ２９により、メモリ３の送信データがメモリ
データバスインタフェース２８を介して通信制御部２の
パラレル・シリアルシフトレジスタ１２１こセットされ
る。
次に、送信データは、Ｉ”Ｃ８生成部１３によるＣＲＣ
（巡回符号）コード付加、ゼロインサーション・コント
ローラ１４によるゼロインサーション、フラッグ；アボ
ード；アイドルパターン生成部１６によるフラッグ付加
、アボードパターン付加、アイドルパターン付加を経て
フレーミングされ、出力される。
（巡回符号）コード付加、ゼロインサーション・コント
ローラ１４によるゼロインサーション、フラッグ；アボ
ード；アイドルパターン生成部１６によるフラッグ付加
、アボードパターン付加、アイドルパターン付加を経て
フレーミングされ、出力される。
１フレーム分の送信データが出力されると、当該通知が
送信コントローラ１７からＣＰＵインタフェース制御部
１のステータスレジスタ９に出力され、ＣＰＵは送信終
了を確認することができる。
送信コントローラ１７からＣＰＵインタフェース制御部
１のステータスレジスタ９に出力され、ＣＰＵは送信終
了を確認することができる。
通信エラーが生じた場合には、（、’ＰＵから再度送信
命令を書込むことによってメモリ３３の送信データを再
送する。したがって、本発明によれば（、’ＰＵバスを
用いて送信データを転送する必要がない。
命令を書込むことによってメモリ３３の送信データを再
送する。したがって、本発明によれば（、’ＰＵバスを
用いて送信データを転送する必要がない。
（２）受信
まず、ＣＰＵからメモリ制御部４の受信用カウンタ３０
を初期設定し、またＣＰＵインタフェース制御部１のコ
ントロールレジスタ１０へ受信許可命令全書込む。通信
制御部２は受信許可を受けて受信データを待つ。
を初期設定し、またＣＰＵインタフェース制御部１のコ
ントロールレジスタ１０へ受信許可命令全書込む。通信
制御部２は受信許可を受けて受信データを待つ。
フレーミングされた受信データが入力すると、フラッグ
；アボード；アイドルレノくターン検出部２０によるフ
ラッグ検出、アボードパターン検出、アイドルパターン
検出、ゼロプリージョン・コントローラ２２によるゼロ
プリージョン、ＦＣ８検出部２３によるＣＩ（ｃコード
検出が行われる。
；アボード；アイドルレノくターン検出部２０によるフ
ラッグ検出、アボードパターン検出、アイドルパターン
検出、ゼロプリージョン・コントローラ２２によるゼロ
プリージョン、ＦＣ８検出部２３によるＣＩ（ｃコード
検出が行われる。
次いで、通信制御部２の受信コントローラ２５はメモリ
制御部４のメモリコントローラ３３へ通知し、受信デー
タのみがメモリ３内の受信用アドレスカウンタ３０の示
すアドレスに格納される。
制御部４のメモリコントローラ３３へ通知し、受信デー
タのみがメモリ３内の受信用アドレスカウンタ３０の示
すアドレスに格納される。
１フレーム分の受信データがメモリ３に格納されるとＣ
ＰＵに通知し、メモリ３のデータを破壊しないように次
の受信許可命令を受けるまで受信しない。
ＰＵに通知し、メモリ３のデータを破壊しないように次
の受信許可命令を受けるまで受信しない。
通信エラーが生じた場合には、ＣＰＵは受信終了時の受
信アドレスカウンタ３０の値により受信データの最終ア
ドレスを知ることができる。
信アドレスカウンタ３０の値により受信データの最終ア
ドレスを知ることができる。
他方、メモリ３が１フレーム以上の受信データを格能可
能であれば、ＣＰＵは再度受信許可命令を出す。
能であれば、ＣＰＵは再度受信許可命令を出す。
尚、ＣＰＵは、メモリ制御部４のＣＰＵ側アクセスアド
レスカウンタ３１を受信データの先頭アドレスに設定す
ることによりメモリ３内の受信データを読み出すことが
できる。
レスカウンタ３１を受信データの先頭アドレスに設定す
ることによりメモリ３内の受信データを読み出すことが
できる。
発明の効果
以上の説明から明らかなように本発明は、１フレーム以
上のデータを格納することのできるメモリと、このメモ
リを制御する回路を設けることにより、ＣＰＵとのデー
タ転送を１フレーム単位で行うことができるために、通
信スピードや回線数に関係なくデータ通信が可能となり
、したがって多数の高速回線を制御することが可能とな
る。
上のデータを格納することのできるメモリと、このメモ
リを制御する回路を設けることにより、ＣＰＵとのデー
タ転送を１フレーム単位で行うことができるために、通
信スピードや回線数に関係なくデータ通信が可能となり
、したがって多数の高速回線を制御することが可能とな
る。
図は本発明ζこ係るデータ通信制御装置の一実施例を示
すプロンク図である。 １・・・ＣＩ）Ｕインタフェース制釧部、２・・・通信
制御部、３・・・メモリ、４・・・メモリ制御部。
すプロンク図である。 １・・・ＣＩ）Ｕインタフェース制釧部、２・・・通信
制御部、３・・・メモリ、４・・・メモリ制御部。
Claims (1)
- 全２重又は半２重通信を行う通信制御部と、１フレーム
以上の通信データを格納可能なメモリと、該メモリを制
御する回路と、ＣＰＵとの接続を行うインタフェース制
御部とを有し、通信データを１フレーム単位で転送する
ことを特徴とするデータ通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249264A JPS62109452A (ja) | 1985-11-07 | 1985-11-07 | デ−タ通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249264A JPS62109452A (ja) | 1985-11-07 | 1985-11-07 | デ−タ通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62109452A true JPS62109452A (ja) | 1987-05-20 |
Family
ID=17190374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60249264A Pending JPS62109452A (ja) | 1985-11-07 | 1985-11-07 | デ−タ通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109452A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57185533A (en) * | 1981-05-11 | 1982-11-15 | Hitachi Ltd | Interruption method for transmission control |
| JPS60177762A (ja) * | 1984-02-23 | 1985-09-11 | Nec Corp | 通信制御装置 |
-
1985
- 1985-11-07 JP JP60249264A patent/JPS62109452A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57185533A (en) * | 1981-05-11 | 1982-11-15 | Hitachi Ltd | Interruption method for transmission control |
| JPS60177762A (ja) * | 1984-02-23 | 1985-09-11 | Nec Corp | 通信制御装置 |
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