JP3452949B2 - デ−タ伝送方法 - Google Patents
デ−タ伝送方法Info
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- JP3452949B2 JP3452949B2 JP06136393A JP6136393A JP3452949B2 JP 3452949 B2 JP3452949 B2 JP 3452949B2 JP 06136393 A JP06136393 A JP 06136393A JP 6136393 A JP6136393 A JP 6136393A JP 3452949 B2 JP3452949 B2 JP 3452949B2
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Description
【０００１】
【産業上の利用分野】本発明は，複数のＣＰＵで構成さ
れ所定の周期毎に処理を繰返し実行するシステムにおけ
るデ−タ伝送方法に係り，特に，限られた処理時間内に
各ＣＰＵ間で必要なデ−タを優先的に伝送するデ−タ伝
送方法に関する。
れ所定の周期毎に処理を繰返し実行するシステムにおけ
るデ−タ伝送方法に係り，特に，限られた処理時間内に
各ＣＰＵ間で必要なデ−タを優先的に伝送するデ−タ伝
送方法に関する。
【０００２】
【従来の技術】多数のモ−タを所定の精度で制御する必
要のあるシステムや，複雑な演算処理を伴った制御シス
テム等においては，制御機能や演算機能を複数のＣＰＵ
（central processing unit）に分散して構成している
ものがある。上述したシステムには，モ−タがサ−ボ機
能のように連続的に変化する目標に対応して制御する必
要のあるシステムや，条件に対応して予め定められた一
定条件の演算を繰返し実行するシステム等がある。この
ようなシステムにおいては，システムの条件によって設
定された所定のサンプリング周期に従って，制御対象の
デ−タを採取し，また，変化する変数を入力して演算
し，制御信号や演算結果を出力するようにしている。複
数のＣＰＵによって構成され所定の周期によって繰返し
処理を実行するようなシステムにおいては，システムを
構成する各ＣＰＵそれぞれは相互に必要なデ−タ等を伝
送しあいながら予め定められた所定の処理を一定のサン
プリング時間毎に繰返し実行して限られた時間内に一巡
の処理を終了させている。このような機能を備えた複数
のＣＰＵで構成されるシステムは，例えば，図３のよう
に構成されている。図３は２個のＣＰＵによって構成さ
れた例を示していて，２個のＣＰＵ間のデ−タ伝送機能
を主体にして示し，このシステムに対する入出力機能等
の図示は省略している。
要のあるシステムや，複雑な演算処理を伴った制御シス
テム等においては，制御機能や演算機能を複数のＣＰＵ
（central processing unit）に分散して構成している
ものがある。上述したシステムには，モ−タがサ−ボ機
能のように連続的に変化する目標に対応して制御する必
要のあるシステムや，条件に対応して予め定められた一
定条件の演算を繰返し実行するシステム等がある。この
ようなシステムにおいては，システムの条件によって設
定された所定のサンプリング周期に従って，制御対象の
デ−タを採取し，また，変化する変数を入力して演算
し，制御信号や演算結果を出力するようにしている。複
数のＣＰＵによって構成され所定の周期によって繰返し
処理を実行するようなシステムにおいては，システムを
構成する各ＣＰＵそれぞれは相互に必要なデ−タ等を伝
送しあいながら予め定められた所定の処理を一定のサン
プリング時間毎に繰返し実行して限られた時間内に一巡
の処理を終了させている。このような機能を備えた複数
のＣＰＵで構成されるシステムは，例えば，図３のよう
に構成されている。図３は２個のＣＰＵによって構成さ
れた例を示していて，２個のＣＰＵ間のデ−タ伝送機能
を主体にして示し，このシステムに対する入出力機能等
の図示は省略している。
【０００３】図３において，主制御装置２１と演算装置
２２とはデ−タ伝送回線２３によって接続されている。
主制御装置２１は第１のＣＰＵ２４および第１のＣＰＵ
２４が処理中のデ−タ等を一時記憶する第１のＲＡＭ
（random access memory）２５等によって構成され，各
装置間はバスライン２１ａ等によって接続されている。
演算装置２２は第２のＣＰＵ２６および第２のＣＰＵ２
６が処理中のデ−タ等を一時記憶する第２のＲＡＭ２７
等によって構成され各装置間はバスライン２２ａ等によ
って接続されている。また，デ−タ伝送回線２３にはデ
ュアルポ−トＲＡＭ２８が，伝送ライン２９によって主
制御装置２１のバスライン２１ａと，伝送ライン３０に
よって演算装置２２のバスライン２２ａとがそれぞれ接
続されている。
２２とはデ−タ伝送回線２３によって接続されている。
主制御装置２１は第１のＣＰＵ２４および第１のＣＰＵ
２４が処理中のデ−タ等を一時記憶する第１のＲＡＭ
（random access memory）２５等によって構成され，各
装置間はバスライン２１ａ等によって接続されている。
演算装置２２は第２のＣＰＵ２６および第２のＣＰＵ２
６が処理中のデ−タ等を一時記憶する第２のＲＡＭ２７
等によって構成され各装置間はバスライン２２ａ等によ
って接続されている。また，デ−タ伝送回線２３にはデ
ュアルポ−トＲＡＭ２８が，伝送ライン２９によって主
制御装置２１のバスライン２１ａと，伝送ライン３０に
よって演算装置２２のバスライン２２ａとがそれぞれ接
続されている。
【０００４】上述の構成システムにおいては，第１のＣ
ＰＵ２４から第２のＣＰＵ２６へ演算用のデ−タを伝送
し，第２のＣＰＵ２６で行った演算結果を第２のＣＰＵ
２６から第１のＣＰＵ２４に伝送するというようなデ−
タの授受操作を行なっている。このデ−タ授受操作のた
めに第１のＣＰＵ２４は，第２のＣＰＵ２６に伝送すべ
きデ−タをデュアルポ−トＲＡＭ２８に伝送記憶させ，
第２のＣＰＵ２６から伝送しデュアルポ−トＲＡＭ２８
に記憶させたデ−タを必要時に取込むようにしている。
また，第２のＣＰＵ２６は，第１のＣＰＵ２４に伝送す
べきデ−タをデュアルポ−トＲＡＭ２８に伝送記憶さ
せ，第１のＣＰＵ２４から伝送しデュアルポ−トＲＡＭ
２８に記憶させたデ−タを必要時に取込むようにしてい
る。
ＰＵ２４から第２のＣＰＵ２６へ演算用のデ−タを伝送
し，第２のＣＰＵ２６で行った演算結果を第２のＣＰＵ
２６から第１のＣＰＵ２４に伝送するというようなデ−
タの授受操作を行なっている。このデ−タ授受操作のた
めに第１のＣＰＵ２４は，第２のＣＰＵ２６に伝送すべ
きデ−タをデュアルポ−トＲＡＭ２８に伝送記憶させ，
第２のＣＰＵ２６から伝送しデュアルポ−トＲＡＭ２８
に記憶させたデ−タを必要時に取込むようにしている。
また，第２のＣＰＵ２６は，第１のＣＰＵ２４に伝送す
べきデ−タをデュアルポ−トＲＡＭ２８に伝送記憶さ
せ，第１のＣＰＵ２４から伝送しデュアルポ−トＲＡＭ
２８に記憶させたデ−タを必要時に取込むようにしてい
る。
【０００５】
【発明が解決しようとする課題】従来，授受デ−タ量の
多い場合は，上述したように，各ＣＰＵ内部のデ−タを
デュアルポ−トＲＡＭを用いて共有化する方式をとって
いたが，外部ＲＡＭであるデュアルポ−トＲＡＭを用い
る場合には，１チップＣＰＵを採用した場合の内部ＲＡ
Ｍを用いる場合に対し，デュアルポ−トＲＡＭのアクセ
ス時間が必要であって，ＣＰＵ実行速度の低下につなが
ると共に装置の小型化の妨げになるという問題があっ
た。デュアルポ−トＲＡＭを仲介させないで複数のＣＰ
Ｕ間の相互通信を行う場合は通信に要する期間を除い
て，各ＣＰＵの実効速度は外部素子の影響がなく高速演
算が可能であり，且つ装置の小型化が可能であるが，限
られた時間内で処理を終了したいため，限られたデ−タ
数量しか伝送できないという問題点があった。即ち，１
サンプリング周期内に実行すべき操作の中でＣＰＵ間の
デ−タ伝送を行う必要があってサンプリング周期を長く
できない場合は，一度に伝送可能なデ−タ量が限られて
しまうので送受信デ−タ数を必要最小限にする必要があ
る。従って，毎回処理に必要なデ−タから優先して伝送
することが必要である。そのために，緊急を要さない内
部状態のモニタデ−タ等はサンプリング周期と所定の処
理に要する時間との差である余時間に伝送するために伝
送デ−タに制約を受ける。本発明は上記従来の課題（問
題点）を解決して必要なデ−タの伝送を実行しながらＣ
ＰＵの実行速度の低下を防止するとともに１チップＣＰ
Ｕの採用を可能にして構成装置の小型化を実現できるデ
−タ伝送方法を提供することを目的としている。
多い場合は，上述したように，各ＣＰＵ内部のデ−タを
デュアルポ−トＲＡＭを用いて共有化する方式をとって
いたが，外部ＲＡＭであるデュアルポ−トＲＡＭを用い
る場合には，１チップＣＰＵを採用した場合の内部ＲＡ
Ｍを用いる場合に対し，デュアルポ−トＲＡＭのアクセ
ス時間が必要であって，ＣＰＵ実行速度の低下につなが
ると共に装置の小型化の妨げになるという問題があっ
た。デュアルポ−トＲＡＭを仲介させないで複数のＣＰ
Ｕ間の相互通信を行う場合は通信に要する期間を除い
て，各ＣＰＵの実効速度は外部素子の影響がなく高速演
算が可能であり，且つ装置の小型化が可能であるが，限
られた時間内で処理を終了したいため，限られたデ−タ
数量しか伝送できないという問題点があった。即ち，１
サンプリング周期内に実行すべき操作の中でＣＰＵ間の
デ−タ伝送を行う必要があってサンプリング周期を長く
できない場合は，一度に伝送可能なデ−タ量が限られて
しまうので送受信デ−タ数を必要最小限にする必要があ
る。従って，毎回処理に必要なデ−タから優先して伝送
することが必要である。そのために，緊急を要さない内
部状態のモニタデ−タ等はサンプリング周期と所定の処
理に要する時間との差である余時間に伝送するために伝
送デ−タに制約を受ける。本発明は上記従来の課題（問
題点）を解決して必要なデ−タの伝送を実行しながらＣ
ＰＵの実行速度の低下を防止するとともに１チップＣＰ
Ｕの採用を可能にして構成装置の小型化を実現できるデ
−タ伝送方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に，本発明に基づくデ−タ伝送方法においては，複数の
ＣＰＵ間で複数デ−タの相互伝送を行うシステムにおい
て，相互伝送を行う複数デ−タに記号（名称）を割付
け，送信ＣＰＵは所定周期毎の伝送タイミングに，伝送
すべきデ−タと，伝送対象ＣＰＵの実行内容を前記記号
（名称）を用いて指定する指示デ−タとを，伝送対象Ｃ
ＰＵに送信し，送信ＣＰＵが送信した指示デ−タを含む
デ−タを受信したＣＰＵは送信ＣＰＵが送信した指示デ
−タに従った処理を実行し，この指示デ−タに受信ＣＰ
Ｕが返送するデ−タを示す記号（名称）が記載されてい
る場合はこのデ−タを送信ＣＰＵに返送するようにし
た。上記の指示デ−タには送信ＣＰＵの伝送デ−タを示
す記号（名称）を記載しているのが望ましい。また，指
示デ−タは，少なくとも送信ＣＰＵが伝送対象ＣＰＵに
要求するデ−タの記号（名称）で構成されているのが望
ましい。さらに，送信ＣＰＵは，伝送するデ−タの先頭
に指示デ−タを配置するのが望ましい。
に，本発明に基づくデ−タ伝送方法においては，複数の
ＣＰＵ間で複数デ−タの相互伝送を行うシステムにおい
て，相互伝送を行う複数デ−タに記号（名称）を割付
け，送信ＣＰＵは所定周期毎の伝送タイミングに，伝送
すべきデ−タと，伝送対象ＣＰＵの実行内容を前記記号
（名称）を用いて指定する指示デ−タとを，伝送対象Ｃ
ＰＵに送信し，送信ＣＰＵが送信した指示デ−タを含む
デ−タを受信したＣＰＵは送信ＣＰＵが送信した指示デ
−タに従った処理を実行し，この指示デ−タに受信ＣＰ
Ｕが返送するデ−タを示す記号（名称）が記載されてい
る場合はこのデ−タを送信ＣＰＵに返送するようにし
た。上記の指示デ−タには送信ＣＰＵの伝送デ−タを示
す記号（名称）を記載しているのが望ましい。また，指
示デ−タは，少なくとも送信ＣＰＵが伝送対象ＣＰＵに
要求するデ−タの記号（名称）で構成されているのが望
ましい。さらに，送信ＣＰＵは，伝送するデ−タの先頭
に指示デ−タを配置するのが望ましい。
【０００７】
【作用】本発明におけるデ−タ伝送方法は上述のような
方法にしたので，受信ＣＰＵは受信した指示デ−タに指
定される記号（名称）を参照して適切な処理動作が実行
できる。また，受信ＣＰＵは指示デ−タによって指示さ
れた記号（名称）に示されるデ−タを送信ＣＰＵに返送
するので，緊急に必要とするデ−タを直接優先して伝送
できる。従って，デュアルポ−トＲＡＭの仲介を不要に
できるので，１チップＣＰＵの採用を可能にして装置を
大型化することなくＣＰＵの実行速度の低下を来さな
い。送信ＣＰＵが伝送するデ−タを示す記号（名称）を
指示デ−タに記載している場合は受信したデ−タの種類
名称を誤りなく判定でき，適切速やかな処理が実行でき
る。また，指示デ−タが少なくとも送信ＣＰＵが伝送対
象ＣＰＵに要求するデ−タを示す記号（名称）で構成さ
れている場合は，返送デ−タを要求する場合の指示デ−
タの内容を必要最小限にしてワ−ド長を短くできる。さ
らに，指示デ−タを送信するデ−タの先頭に配置する
と，受信ＣＰＵにおける処理動作の容易確実な早期実行
が可能になる。
方法にしたので，受信ＣＰＵは受信した指示デ−タに指
定される記号（名称）を参照して適切な処理動作が実行
できる。また，受信ＣＰＵは指示デ−タによって指示さ
れた記号（名称）に示されるデ−タを送信ＣＰＵに返送
するので，緊急に必要とするデ−タを直接優先して伝送
できる。従って，デュアルポ−トＲＡＭの仲介を不要に
できるので，１チップＣＰＵの採用を可能にして装置を
大型化することなくＣＰＵの実行速度の低下を来さな
い。送信ＣＰＵが伝送するデ−タを示す記号（名称）を
指示デ−タに記載している場合は受信したデ−タの種類
名称を誤りなく判定でき，適切速やかな処理が実行でき
る。また，指示デ−タが少なくとも送信ＣＰＵが伝送対
象ＣＰＵに要求するデ−タを示す記号（名称）で構成さ
れている場合は，返送デ−タを要求する場合の指示デ−
タの内容を必要最小限にしてワ−ド長を短くできる。さ
らに，指示デ−タを送信するデ−タの先頭に配置する
と，受信ＣＰＵにおける処理動作の容易確実な早期実行
が可能になる。
【０００８】
【実施例】次に本発明の詳細を図１，図２を参照して詳
細に説明する。図１は，本発明を適用したそれぞれがＣ
ＰＵを備えた複数の装置で構成されるシステムの実施例
を示している。本実施例においては，システムが２個の
ＣＰＵによって構成された例を示していて，２個のＣＰ
Ｕ間のデ−タ伝送機能を主体にして示し，このシステム
に対する入出力機能等の図示は省略している。図１にお
いて，１は例えば主制御装置，２は例えば演算装置であ
って，主制御装置１と演算装置２とはデ−タ伝送回線３
によって接続されている。主制御装置１は第１のＣＰＵ
４および第１のＣＰＵ４が処理中のデ−タを記憶する記
憶エリア５ａと演算装置２から伝送されるデ−タを記憶
する記憶エリア５ｂを備えた第１のＲＡＭ５等によって
構成され，各装置間はバスライン１ａ等によって接続さ
れている。演算装置２は第２のＣＰＵ６および第２のＣ
ＰＵ６が処理中のデ−タを記憶する記憶エリア７ａと主
制御装置１，即ち第１のＣＰＵ４から伝送されるデ−タ
を記憶する記憶エリア７ｂを備えた第２のＲＡＭ７等に
よって構成され，各装置間はバスライン２ａ等によって
接続されている。また，デ−タ伝送回線３においては主
制御装置１のバスライン１ａに接続された第１の伝送ラ
イン１ｂがゲ−トＩＣ等によって構成されたバッファ機
能８に接続し，このバッファ機能８にはまた，演算装置
２のバスライン２ａに接続された第２の伝送ライン２ｂ
が接続している。
細に説明する。図１は，本発明を適用したそれぞれがＣ
ＰＵを備えた複数の装置で構成されるシステムの実施例
を示している。本実施例においては，システムが２個の
ＣＰＵによって構成された例を示していて，２個のＣＰ
Ｕ間のデ−タ伝送機能を主体にして示し，このシステム
に対する入出力機能等の図示は省略している。図１にお
いて，１は例えば主制御装置，２は例えば演算装置であ
って，主制御装置１と演算装置２とはデ−タ伝送回線３
によって接続されている。主制御装置１は第１のＣＰＵ
４および第１のＣＰＵ４が処理中のデ−タを記憶する記
憶エリア５ａと演算装置２から伝送されるデ−タを記憶
する記憶エリア５ｂを備えた第１のＲＡＭ５等によって
構成され，各装置間はバスライン１ａ等によって接続さ
れている。演算装置２は第２のＣＰＵ６および第２のＣ
ＰＵ６が処理中のデ−タを記憶する記憶エリア７ａと主
制御装置１，即ち第１のＣＰＵ４から伝送されるデ−タ
を記憶する記憶エリア７ｂを備えた第２のＲＡＭ７等に
よって構成され，各装置間はバスライン２ａ等によって
接続されている。また，デ−タ伝送回線３においては主
制御装置１のバスライン１ａに接続された第１の伝送ラ
イン１ｂがゲ−トＩＣ等によって構成されたバッファ機
能８に接続し，このバッファ機能８にはまた，演算装置
２のバスライン２ａに接続された第２の伝送ライン２ｂ
が接続している。
【０００９】上述の構成において，第１のＣＰＵ４から
第２のＣＰＵ６に伝送するデ−タおよび第２のＣＰＵ６
から第１のＣＰＵ４に伝送するデ−タは図２に示すよう
に構成されている。図２において，図に示すＡは第１の
ＣＰＵ４が実行する処理の流れにおける１サンプリング
周期の処理動作状況を示し，伝送デ−タの形態を主体に
して示したものであって，図に示すＢは第２のＣＰＵ６
が実行する処理の流れにおける１サンプリング周期の処
理動作状況を示し，伝送デ−タの形態を主体にして示し
たものである。ＡおよびＢは同一タイミングの状態を示
している。また，図２において，Ｔ1はこのシステムに
おける１サンプリング周期に対応する，即ちデ−タ伝送
１サイクルを含む時間を示し，Ｔ2はデ−タ伝送のため
の通信処理時間を示している。また，Ｔａ3は第１のＣ
ＰＵ４から第２のＣＰＵ６に伝送するデ−タの送信時
間，Ｔｂ3は第２のＣＰＵ６から第１のＣＰＵ４に伝送
するデ−タの送信時間である。
第２のＣＰＵ６に伝送するデ−タおよび第２のＣＰＵ６
から第１のＣＰＵ４に伝送するデ−タは図２に示すよう
に構成されている。図２において，図に示すＡは第１の
ＣＰＵ４が実行する処理の流れにおける１サンプリング
周期の処理動作状況を示し，伝送デ−タの形態を主体に
して示したものであって，図に示すＢは第２のＣＰＵ６
が実行する処理の流れにおける１サンプリング周期の処
理動作状況を示し，伝送デ−タの形態を主体にして示し
たものである。ＡおよびＢは同一タイミングの状態を示
している。また，図２において，Ｔ1はこのシステムに
おける１サンプリング周期に対応する，即ちデ−タ伝送
１サイクルを含む時間を示し，Ｔ2はデ−タ伝送のため
の通信処理時間を示している。また，Ｔａ3は第１のＣ
ＰＵ４から第２のＣＰＵ６に伝送するデ−タの送信時
間，Ｔｂ3は第２のＣＰＵ６から第１のＣＰＵ４に伝送
するデ−タの送信時間である。
【００１０】次に，上述の構成における本発明の実施方
法を説明する。図１，図２において，各サンプリング周
期毎に，このシステムの操作プログラムに従って第１の
ＣＰＵ４は所定の内部処理を行う。この処理動作によっ
て作成されるデ−タのうち第２のＣＰＵ６に伝送する必
要のあるデ−タには，予め設定された条件に従って記号
（名称）を割付ける。即ち，毎回伝送するデ−タは，こ
の実施例では２個のデ−タであるとすると，Ｄ11，Ｄ12
に割付けてそれぞれの記号（名称）に対応する第１のＲ
ＡＭ５の記憶エリア５ａ内の所定番地に記憶させる。ま
た，第２のＣＰＵ６から要求されて伝送する必要のある
デ−タがｎ個であるとすると，Ｄ13，Ｄ14・・・Ｄ
1(n+2) に割付けてそれぞれの記号（名称）に対応する第
１のＲＡＭ５の記憶エリア５ａ内の所定番地に記憶させ
る。上記した第１のＲＡＭ５に記憶された各デ−タ内容
は第１のＣＰＵ４の処理動作に従って逐次書換えられ
る。また，第２のＣＰＵ６は第１のＣＰＵ４と同様に，
その処理過程で作成されるデ−タのうち第１のＣＰＵ４
に伝送する必要のあるデ−タには，予め設定された条件
に従って記号（名称）を割付ける。即ち，毎回伝送する
デ−タは，この実施例では２個のデ−タであるとする
と，Ｄ21，Ｄ22に割付けてそれぞれの記号（名称）に対
応する第２のＲＡＭ７の記憶エリア７ａ内の所定番地に
記憶させる。また，第１のＣＰＵ４から要求されて伝送
する必要のあるデ−タがｍ個であるとすると，Ｄ23，Ｄ
24・・・Ｄ 2(m+2) に割付けてそれぞれの記号（名称）に
対応する第２のＲＡＭ７の記憶エリア７ａ内の所定番地
に記憶させる。上記した第２のＲＡＭ７に記憶された各
デ−タ内容は第２のＣＰＵ６の処理動作に従って逐次書
換えられる。
法を説明する。図１，図２において，各サンプリング周
期毎に，このシステムの操作プログラムに従って第１の
ＣＰＵ４は所定の内部処理を行う。この処理動作によっ
て作成されるデ−タのうち第２のＣＰＵ６に伝送する必
要のあるデ−タには，予め設定された条件に従って記号
（名称）を割付ける。即ち，毎回伝送するデ−タは，こ
の実施例では２個のデ−タであるとすると，Ｄ11，Ｄ12
に割付けてそれぞれの記号（名称）に対応する第１のＲ
ＡＭ５の記憶エリア５ａ内の所定番地に記憶させる。ま
た，第２のＣＰＵ６から要求されて伝送する必要のある
デ−タがｎ個であるとすると，Ｄ13，Ｄ14・・・Ｄ
1(n+2) に割付けてそれぞれの記号（名称）に対応する第
１のＲＡＭ５の記憶エリア５ａ内の所定番地に記憶させ
る。上記した第１のＲＡＭ５に記憶された各デ−タ内容
は第１のＣＰＵ４の処理動作に従って逐次書換えられ
る。また，第２のＣＰＵ６は第１のＣＰＵ４と同様に，
その処理過程で作成されるデ−タのうち第１のＣＰＵ４
に伝送する必要のあるデ−タには，予め設定された条件
に従って記号（名称）を割付ける。即ち，毎回伝送する
デ−タは，この実施例では２個のデ−タであるとする
と，Ｄ21，Ｄ22に割付けてそれぞれの記号（名称）に対
応する第２のＲＡＭ７の記憶エリア７ａ内の所定番地に
記憶させる。また，第１のＣＰＵ４から要求されて伝送
する必要のあるデ−タがｍ個であるとすると，Ｄ23，Ｄ
24・・・Ｄ 2(m+2) に割付けてそれぞれの記号（名称）に
対応する第２のＲＡＭ７の記憶エリア７ａ内の所定番地
に記憶させる。上記した第２のＲＡＭ７に記憶された各
デ−タ内容は第２のＣＰＵ６の処理動作に従って逐次書
換えられる。
【００１１】第１のＣＰＵ４は所定の処理動作を実行し
てその処理（内部処理）が完了すると，または送信のタ
イミングになると（図２に示すｔ1），まず，第２のＣ
ＰＵ６に要求するデ−タの記号（名称）と伝送するデ−
タの記号（名称）とを含め所定条件に従った第２のＣＰ
Ｕ６の実行内容を指示する記載をした指示デ−タを作成
し，バッファ機能８に送信命令を伝送してこの指示デ−
タを第２のＣＰＵ６に伝送する。第１のＣＰＵ４は指示
デ−タに続けて常時伝送すべきデ−タ，Ｄ11，Ｄ12，お
よび，第２のＣＰＵ６から要求されているデ−タが，Ｄ
13であればＤ13をそれぞれ第１のＲＡＭ５の記憶エリア
５ａから読出して第２のＣＰＵ６に伝送する。上述し
た，指示デ−タと３個のデ−タの送信時間は，このシス
テムの条件によって許容される送信時間Ｔａ3によって
定められたものである。即ち，送信時間Ｔａ3によって
伝送できる最大デ−タ数が定まるので，常時伝送すべき
デ−タ数が定まっていれば要求によって伝送できる最大
デ−タ数が定まる。第２のＣＰＵ６は，所定の内部処理
を実行して，第１のＣＰＵ４が送信するデ−タの受信タ
イミング（図２に示すｔ1）になると，実行中の処理動
作を中断して第１のＣＰＵ４が送信する指示デ−タを含
むデ−タ群を受信する。第１のＣＰＵ４は送信を完了
し，即ち，送信時間Ｔａ3が完了すると（図２に示す
ｔ2）バッファ機能８に対する送信命令を停止する。
てその処理（内部処理）が完了すると，または送信のタ
イミングになると（図２に示すｔ1），まず，第２のＣ
ＰＵ６に要求するデ−タの記号（名称）と伝送するデ−
タの記号（名称）とを含め所定条件に従った第２のＣＰ
Ｕ６の実行内容を指示する記載をした指示デ−タを作成
し，バッファ機能８に送信命令を伝送してこの指示デ−
タを第２のＣＰＵ６に伝送する。第１のＣＰＵ４は指示
デ−タに続けて常時伝送すべきデ−タ，Ｄ11，Ｄ12，お
よび，第２のＣＰＵ６から要求されているデ−タが，Ｄ
13であればＤ13をそれぞれ第１のＲＡＭ５の記憶エリア
５ａから読出して第２のＣＰＵ６に伝送する。上述し
た，指示デ−タと３個のデ−タの送信時間は，このシス
テムの条件によって許容される送信時間Ｔａ3によって
定められたものである。即ち，送信時間Ｔａ3によって
伝送できる最大デ−タ数が定まるので，常時伝送すべき
デ−タ数が定まっていれば要求によって伝送できる最大
デ−タ数が定まる。第２のＣＰＵ６は，所定の内部処理
を実行して，第１のＣＰＵ４が送信するデ−タの受信タ
イミング（図２に示すｔ1）になると，実行中の処理動
作を中断して第１のＣＰＵ４が送信する指示デ−タを含
むデ−タ群を受信する。第１のＣＰＵ４は送信を完了
し，即ち，送信時間Ｔａ3が完了すると（図２に示す
ｔ2）バッファ機能８に対する送信命令を停止する。
【００１２】第２のＣＰＵ６は，第１のＣＰＵ４からの
受信が完了すると（図２に示すｔ2），第１のＣＰＵ４
から受信した指示デ−タを解読して，第１のＣＰＵ４か
ら伝送された指示デ−タに従った処理を実行する。ま
た，受信デ−タの記号（名称）に従って各デ−タを第２
のＲＡＭ７の記憶エリア７ｂ内所定番地に記憶する。そ
の後，第２のＣＰＵ６は，第１のＣＰＵ４から伝送され
た指示デ−タに従って要求されたデ−タと，定常的に伝
送が必要なデ−タと，第１のＣＰＵ４に要求するデ−タ
の記号（名称）と伝送するデ−タの記号（名称）とを含
めて所定の条件に従って作成した指示デ−タとを第１の
ＣＰＵ４に伝送するための処理動作等所定の内部処理を
実行する。即ち，第２のＣＰＵ６は所定の処理が完了す
ると，または送信のタイミングになると（図２に示すｔ
3），所定の送信時間Ｔｂ3に対応して，第１のＣＰＵ４
と同様，指示デ−タに続けて常時伝送すべきデ−タ，Ｄ
21，Ｄ22，および，第１のＣＰＵ４から要求されている
デ−タが，Ｄ23であればＤ23をそれぞれ第２のＲＡＭ７
の記憶エリア７ａから読出して第１のＣＰＵ４に伝送す
る。第１のＣＰＵ４は前述したように第２のＣＰＵ６に
所定のデ−タを送信した後（図２に示すｔ2），所定の
処理または中断した処理等の内部処理を実行する。第２
のＣＰＵ６は送信が完了すると，即ち，送信時間Ｔｂ3
が完了すると（図２に示すｔ4），バッファ機能８に対
する送信命令を停止する。第２のＣＰＵ６が送信を完了
すると（図２に示すｔ4），第１のＣＰＵ４は第２のＣ
ＰＵ６から受信した指示デ−タを解読し，所定の処理を
実行する。即ち，伝送された受信デ−タの記号（名称）
に従って各デ−タを第１のＲＡＭ５の記憶エリア５ｂの
所定番地に記憶した後，第２のＣＰＵ６から伝送された
デ−タを使用し，また，所定の処理動作を実行して次の
サイクルに移行する。第２のＣＰＵ６は上述した送信を
完了した後（図２に示すｔ4），所定の処理または中断
した処理動作等の内部処理を実行して次のサイクルに移
行する。上述した指示デ−タによって第１または第２の
ＣＰＵが第２または第１のＣＰＵから伝送を要求するデ
−タの記号（名称）は，サイクルごとに変更することに
よって必要とするデ−タを順次入手することができる。
上述した主制御装置１と演算装置２のいずれか，または
いずれもは，１チップＣＰＵによって構成されたもので
も，ＣＰＵ，ＲＡＭ等を専用のＩＣ等によって構成され
たものであっても良い。
受信が完了すると（図２に示すｔ2），第１のＣＰＵ４
から受信した指示デ−タを解読して，第１のＣＰＵ４か
ら伝送された指示デ−タに従った処理を実行する。ま
た，受信デ−タの記号（名称）に従って各デ−タを第２
のＲＡＭ７の記憶エリア７ｂ内所定番地に記憶する。そ
の後，第２のＣＰＵ６は，第１のＣＰＵ４から伝送され
た指示デ−タに従って要求されたデ−タと，定常的に伝
送が必要なデ−タと，第１のＣＰＵ４に要求するデ−タ
の記号（名称）と伝送するデ−タの記号（名称）とを含
めて所定の条件に従って作成した指示デ−タとを第１の
ＣＰＵ４に伝送するための処理動作等所定の内部処理を
実行する。即ち，第２のＣＰＵ６は所定の処理が完了す
ると，または送信のタイミングになると（図２に示すｔ
3），所定の送信時間Ｔｂ3に対応して，第１のＣＰＵ４
と同様，指示デ−タに続けて常時伝送すべきデ−タ，Ｄ
21，Ｄ22，および，第１のＣＰＵ４から要求されている
デ−タが，Ｄ23であればＤ23をそれぞれ第２のＲＡＭ７
の記憶エリア７ａから読出して第１のＣＰＵ４に伝送す
る。第１のＣＰＵ４は前述したように第２のＣＰＵ６に
所定のデ−タを送信した後（図２に示すｔ2），所定の
処理または中断した処理等の内部処理を実行する。第２
のＣＰＵ６は送信が完了すると，即ち，送信時間Ｔｂ3
が完了すると（図２に示すｔ4），バッファ機能８に対
する送信命令を停止する。第２のＣＰＵ６が送信を完了
すると（図２に示すｔ4），第１のＣＰＵ４は第２のＣ
ＰＵ６から受信した指示デ−タを解読し，所定の処理を
実行する。即ち，伝送された受信デ−タの記号（名称）
に従って各デ−タを第１のＲＡＭ５の記憶エリア５ｂの
所定番地に記憶した後，第２のＣＰＵ６から伝送された
デ−タを使用し，また，所定の処理動作を実行して次の
サイクルに移行する。第２のＣＰＵ６は上述した送信を
完了した後（図２に示すｔ4），所定の処理または中断
した処理動作等の内部処理を実行して次のサイクルに移
行する。上述した指示デ−タによって第１または第２の
ＣＰＵが第２または第１のＣＰＵから伝送を要求するデ
−タの記号（名称）は，サイクルごとに変更することに
よって必要とするデ−タを順次入手することができる。
上述した主制御装置１と演算装置２のいずれか，または
いずれもは，１チップＣＰＵによって構成されたもので
も，ＣＰＵ，ＲＡＭ等を専用のＩＣ等によって構成され
たものであっても良い。
【００１３】上述の説明は本発明の技術思想を実現する
ための基本構成と方法を示したものであって，種々応用
改変することができる。例えば，実施例においては対向
する２ＣＰＵの間にバッファ機能を設けたが，それぞれ
のＣＰＵを備えた装置に通信回線との間のモデム等のイ
ンタフェ−ス機能を設けるようにしても良い。また，２
以上のＣＰＵを備えたシステムの場合は，このバッファ
機能に各対向ＣＰＵを切替える交換器機能を設けても良
い。また，実施例においては，主制御装置と演算装置と
の間における１対向のＣＰＵ間におけるデ−タ伝送例に
ついて説明したが，１対向以上の多数のＣＰＵ間でデ−
タ伝送を実行するシステムにおいても，システムが構成
するネットワ−クの構成条件に対応して，それぞれデ−
タを要求するＣＰＵ側から，相手ＣＰＵを指定する番地
を上述した指示デ−タとデ−タに前置して送信するよう
にするか交換機能の制御信号を送信することによって実
行できる。上述したように１チップＣＰＵを使用すれ
ば，複雑なシステムであっても，各機能をそれぞれ１チ
ップＣＰＵに分散し，各１チップＣＰＵ間のデ−タ伝送
に本発明を適用することによって小型のシステム構成が
実行できる。図２に示したタイミング関係においては相
互にデ−タを伝送し合うＣＰＵ間で同期がとれれば，共
通のタイマの制御下で定まるタイミング信号によってそ
れぞれの内部処理を切替えても一方のＣＰＵからの同期
信号によって対向するＣＰＵの内部処理を切替えるよう
にしても良いことも当然である。また，一方のＣＰＵか
らの割り込み信号によって通信を開始するようにしても
良い。また，伝送デ−タの記号（名称）を指示デ−タに
記載するように記したが，デ−タ伝送の条件とＲＡＭに
記憶させる条件によっては，相互に伝送を要求するデ−
タのみの記号（名称）を記載するようにしても良い。例
えば，デ−タ伝送順序によってデ−タの種類を設定でき
るようにしても良い。伝送デ−タの記号（名称）を記載
した場合は実施例に示したように必ずしもデ−タ伝送順
序を固定化する必要はない。また，相手ＣＰＵから伝送
を要求する指示デ−タを伝送するデ−タ群の先頭に配置
するように説明したが，各ＣＰＵの処理手段に対応し
て，デ−タ伝送時間内であればどのようなタイミングに
伝送するようにしても良い。実施例のように指示デ−タ
を伝送するデ−タ群の先頭に配置するようにして指示デ
−タが容易に弁別できれば，相手ＣＰＵから伝送を要求
するデ−タ以外の指示内容がない場合等指示デ−タとし
て要求するデ−タの記号（名称）等のみを伝送し，解釈
させるようにしても良いことも当然である。また，実施
例では，相互に伝送するいずれのＣＰＵから送信するデ
−タも図２に示すように，指示デ−タ，毎回伝送するデ
−タが２個，要求されたデ−タが１個の場合について説
明したが，相手ＣＰＵに要求する処理動作がなければ，
指示デ−タを除いても良いことは当然である。また，シ
ステムの条件によって毎回伝送するデ−タがなければ，
要求されたデ−タのみを送信して良いことも当然であ
る。
ための基本構成と方法を示したものであって，種々応用
改変することができる。例えば，実施例においては対向
する２ＣＰＵの間にバッファ機能を設けたが，それぞれ
のＣＰＵを備えた装置に通信回線との間のモデム等のイ
ンタフェ−ス機能を設けるようにしても良い。また，２
以上のＣＰＵを備えたシステムの場合は，このバッファ
機能に各対向ＣＰＵを切替える交換器機能を設けても良
い。また，実施例においては，主制御装置と演算装置と
の間における１対向のＣＰＵ間におけるデ−タ伝送例に
ついて説明したが，１対向以上の多数のＣＰＵ間でデ−
タ伝送を実行するシステムにおいても，システムが構成
するネットワ−クの構成条件に対応して，それぞれデ−
タを要求するＣＰＵ側から，相手ＣＰＵを指定する番地
を上述した指示デ−タとデ−タに前置して送信するよう
にするか交換機能の制御信号を送信することによって実
行できる。上述したように１チップＣＰＵを使用すれ
ば，複雑なシステムであっても，各機能をそれぞれ１チ
ップＣＰＵに分散し，各１チップＣＰＵ間のデ−タ伝送
に本発明を適用することによって小型のシステム構成が
実行できる。図２に示したタイミング関係においては相
互にデ−タを伝送し合うＣＰＵ間で同期がとれれば，共
通のタイマの制御下で定まるタイミング信号によってそ
れぞれの内部処理を切替えても一方のＣＰＵからの同期
信号によって対向するＣＰＵの内部処理を切替えるよう
にしても良いことも当然である。また，一方のＣＰＵか
らの割り込み信号によって通信を開始するようにしても
良い。また，伝送デ−タの記号（名称）を指示デ−タに
記載するように記したが，デ−タ伝送の条件とＲＡＭに
記憶させる条件によっては，相互に伝送を要求するデ−
タのみの記号（名称）を記載するようにしても良い。例
えば，デ−タ伝送順序によってデ−タの種類を設定でき
るようにしても良い。伝送デ−タの記号（名称）を記載
した場合は実施例に示したように必ずしもデ−タ伝送順
序を固定化する必要はない。また，相手ＣＰＵから伝送
を要求する指示デ−タを伝送するデ−タ群の先頭に配置
するように説明したが，各ＣＰＵの処理手段に対応し
て，デ−タ伝送時間内であればどのようなタイミングに
伝送するようにしても良い。実施例のように指示デ−タ
を伝送するデ−タ群の先頭に配置するようにして指示デ
−タが容易に弁別できれば，相手ＣＰＵから伝送を要求
するデ−タ以外の指示内容がない場合等指示デ−タとし
て要求するデ−タの記号（名称）等のみを伝送し，解釈
させるようにしても良いことも当然である。また，実施
例では，相互に伝送するいずれのＣＰＵから送信するデ
−タも図２に示すように，指示デ−タ，毎回伝送するデ
−タが２個，要求されたデ−タが１個の場合について説
明したが，相手ＣＰＵに要求する処理動作がなければ，
指示デ−タを除いても良いことは当然である。また，シ
ステムの条件によって毎回伝送するデ−タがなければ，
要求されたデ−タのみを送信して良いことも当然であ
る。
【００１４】
【発明の効果】本発明は上述したような方法を実施する
ようにしたので，下記に記すような優れた効果を有す
る。 所定の周期毎に繰返し処理を行うようなシステムで，
周期によって定まる限られた時間内に処理を終了させな
ければならないために一回に伝送可能なデ−タ量が限ら
れている場合においても，必要なデ−タは所定の時間内
に伝送することができると共に１チップＣＰＵの採用を
可能にして構成装置の小型化及び各ＣＰＵ処理動作実効
速度の高速化が図れる。 送信ＣＰＵが伝送するデ−タを示す記号（名称）を指
示デ−タに記載している場合は受信したデ−タの種類名
称を誤りなく判定でき，適切速やかな処理が実行でき
る。 指示デ−タが少なくとも送信ＣＰＵが伝送対象ＣＰＵ
に要求するデ−タを示す記号（名称）で構成されている
場合は，返送デ−タを要求する場合の指示デ−タの内容
を必要最小限にしてワ−ド長を短くできる。 送信ＣＰＵが送信するデ−タの先頭に指示デ−タを配
置すると，受信したＣＰＵにおける処理動作の容易確実
な早期実行が可能になる。
ようにしたので，下記に記すような優れた効果を有す
る。 所定の周期毎に繰返し処理を行うようなシステムで，
周期によって定まる限られた時間内に処理を終了させな
ければならないために一回に伝送可能なデ−タ量が限ら
れている場合においても，必要なデ−タは所定の時間内
に伝送することができると共に１チップＣＰＵの採用を
可能にして構成装置の小型化及び各ＣＰＵ処理動作実効
速度の高速化が図れる。 送信ＣＰＵが伝送するデ−タを示す記号（名称）を指
示デ−タに記載している場合は受信したデ−タの種類名
称を誤りなく判定でき，適切速やかな処理が実行でき
る。 指示デ−タが少なくとも送信ＣＰＵが伝送対象ＣＰＵ
に要求するデ−タを示す記号（名称）で構成されている
場合は，返送デ−タを要求する場合の指示デ−タの内容
を必要最小限にしてワ−ド長を短くできる。 送信ＣＰＵが送信するデ−タの先頭に指示デ−タを配
置すると，受信したＣＰＵにおける処理動作の容易確実
な早期実行が可能になる。
【図１】本発明を適用するＣＰＵシステムの構成例を示
す概要ブロック図である。
す概要ブロック図である。
【図２】本発明を適用するＣＰＵシステムにおける各Ｃ
ＰＵにおける処理タイミング図である。
ＰＵにおける処理タイミング図である。
【図３】従来のデ−タ伝送方法を説明するＣＰＵシステ
ムの構成例を示す概要ブロック図である。
ムの構成例を示す概要ブロック図である。
１：主制御装置
２：演算装置
３：デ−タ伝送回線
４，６：ＣＰＵ（central processing unit）
５，７：ＲＡＭ（random access memory）
８：バッファ機能
Ｔ1：デ−タ伝送１サイクルの時間
Ｔ2：通信処理時間
Ｔａ3：第１のＣＰＵ４から第２のＣＰＵ６に伝送する
デ−タの送信時間 Ｔｂ3：第２のＣＰＵ６から第１のＣＰＵ４に伝送する
デ−タの送信時間
デ−タの送信時間 Ｔｂ3：第２のＣＰＵ６から第１のＣＰＵ４に伝送する
デ−タの送信時間
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−149337（ＪＰ，Ａ)
特開 平３−201741（ＪＰ，Ａ)
特開 平３−109645（ＪＰ，Ａ)
特開 昭61−216066（ＪＰ，Ａ)
特開 昭61−216068（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/00
G06F 15/16
H04L 12/40
Claims (4)
- 【請求項１】 少なくとも２以上の複数のＣＰＵを含
み，所定周期毎に所定の処理動作を繰返し実行するよう
に構成され，且つ該所定周期内に複数のＣＰＵのうち少
なくとも２個のＣＰＵ間で複数デ−タの相互伝送を行う
デ−タ通信機能を備えたシステムのデ−タ伝送方法にお
いて， 上記相互伝送を行う複数デ−タに記号（名称）を割付
け，送信する所定のＣＰＵは前記所定周期毎の伝送タイ
ミングに，伝送すべきデ−タと，伝送対象ＣＰＵの実行
内容を前記記号（名称）を用いて指定する指示デ−タと
を，伝送対象ＣＰＵに送信し，前記送信ＣＰＵが送信し
た前記指示デ−タを含むデ−タを受信したＣＰＵは送信
ＣＰＵが送信した指示デ−タに従った処理を実行し，該
指示デ−タに受信ＣＰＵが返送すべきデ−タを示す記号
（名称）が記載されている場合は，該デ−タを前記送信
ＣＰＵに送信するようにしたことを特徴とするデ−タ伝
送方法。 - 【請求項２】 請求項１記載の指示デ−タは同時に伝送
するデ−タを示す記号（名称）を記載しているデ−タ伝
送方法。 - 【請求項３】 請求項１記載の指示デ−タは少なくとも
送信ＣＰＵが伝送対象ＣＰＵに要求するデ−タを示す記
号（名称）で構成されているデ−タ伝送方法。 - 【請求項４】 請求項１ないし３記載の指示デ−タを，
送信ＣＰＵが送信するデ−タ群の先頭に配置したデ−タ
伝送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06136393A JP3452949B2 (ja) | 1993-02-26 | 1993-02-26 | デ−タ伝送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06136393A JP3452949B2 (ja) | 1993-02-26 | 1993-02-26 | デ−タ伝送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06250962A JPH06250962A (ja) | 1994-09-09 |
| JP3452949B2 true JP3452949B2 (ja) | 2003-10-06 |
Family
ID=13169017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06136393A Expired - Fee Related JP3452949B2 (ja) | 1993-02-26 | 1993-02-26 | デ−タ伝送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3452949B2 (ja) |
-
1993
- 1993-02-26 JP JP06136393A patent/JP3452949B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06250962A (ja) | 1994-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |