SU1226476A1 - Устройство дл сопр жени каналов передачи данных с ЭВМ - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть применено в системах телеобработки и сет х ЭВМ, построенных на базе технических средств Единой Системы (ЕС) ЭВМ дл  обмена информацией между абонентами и ЭВМ или электронными вычислительными машинами по каналам передачи данных. Цель изобретени  - повышение коэффициента использовани  оборудовани  и упрощение устройства за счет сокрап1ени  числа св зей. Это достигаетс  за счет введени  в устройство группы блоков контрол  и задани  частоты обмена, узла св зи с блоком отображени  и узла синхронизации св зи с блоком отображени  с соответствующими функциональными св з ми между ними и известными блоками устройства. 3 з.п. ф-лы, 14 ил. (Л N9 О) Од

Description

Изобретение относитс  к области вычислительной техники и может быть применено в системах телеобработки и сет х ЭВМ, построенных на базе технических средств Единой системы ЭВМ дл  обмена информацией ме зду абонентами и электронной вычислительной машиной или электронными вычислительными машинами по каналам передачи данных.

Целью изобретени   вл етс  повышение коэффициента использовани  оборудовани  и упрощение устройства за счет сокращени  числа св зей.

Ка фиг.1 изображена блок-схема устройства сопр жени  каналов передачи данных с ЭВМ; на фиг.2 - схема узла св зи с блоком отображени ; на фиг.З - схема узла синхронизации св зи с блоком отображени ; на фиг. 4 - схема блока контрол  и задани  частоты обмена; на фиг.З - схема блока синхронизации; на фиг. 6 - схема узла запуска, тактов; на фиг.7 - схема первого распределител  импульсов; на фиг.8 - схема второго распределител  импульсов; на фиг, 9 - схема узла формировани  синхроимпульсов; на фиг.10 - схема узла сравнени ; на фиг.1 - схема блока обработки адресов и данных; на фиг.. 2 - схема блока св зи; на фиг. 13 - схема блока сканировани  каналов передачи данных на фиг.14 - схема линейного адаптера Устройство дл  сопр жени  каналов передачи данных с ЭВМ содержит блок обработки адресов и данных, пам ть 2 . регистр 3 следующего адреса, регистр 4 адреса, блok 5 св зи, блок 6 скани ровани  каналов передачи данных, бло 7 отображени , узел 8 св зи с блоком отображени , узел 9 синхронизации св зи с блоком отображени  5 блоки 10 контрол  и задани  частоты обмена блок 11 синхронизации, двунаправлен ные коммутаторы 12 обмена, линейные адаптеры 13, выходную шину 14 св зи вычислительной машиной, выходы 15 данных линейных адаптеров, входную шину 16 св зи с вычислительной машиной , входы 17 данных линейных адаптеров .

Узел .св зи с блоком отображени  (фиг.2) содержит счетчик 18, группу регистров 19, селектор-мультиплексор 20, дешифратор 21, информационно-индикаторный вход 22, тактовый вход 23 устано-вочный вход 24, управл ющий

; . 1 , - к с ,

10

15

20

25

30

35

40

45

50

55

вход 25, информационный вход 26, информационный выход 27, информационно- индикаторный выход 28.

Узел синхронизации св зи с блоком отображени  (фиг.З) содержит генера-. тор 29 импульсов, триггеры 30 и 31, дешифратор 32, группу регистров 33, элементы И 34-36, счетчик 37, селектор-мультиплексор 38, индикаторный вход 39, информационный вход 40, синхровыходы 41 - 43, информационный выход 44, индикаторный выход 45.

Блок 10 контрол  и задани  частоты обмена (фиг.4) содержит переключатель 46, сумматор 47 по модулю два, дешифратор 48, элементы .НЕ 49, сумматоры 50 по модулю два, триггеры 51, триггеры 52, элементы ИЛИ 53 и 54, адресный, вход 53, управл юш 1й вход 36, контрольный вход 37, тактовый вход 38, адресный выход 59, контрольный выход 60, управл ющий выход 6I.

Б.ПОК 11 синхронизации (фиг.З) содержит узел 62 запуска тактов, распределители 63 и 64, узел 63 формировани  синхроимпульсов, узел 66 сравнени  .

.Узел запуска тактов (фиг.6) содержит генератор 67 импульсов, счетчик 68, триггеры 69 - 71, элементы 2И- ИЛИ-НЕ 12-1k, элемент И 75.

Первый распределитель 63 импульсов () содержит регистры 76-78 сдвига, регистры 79 и 80, элементы 2И-ИЛИ 81 и 82, элементы ИЛИ 83 и 84, элементы И 83 - 89.

Второй распределитель 64 импульсов (фиг.8) содержит регистры 90-92 сдвига, регистры 93 и 94, элементы 2И-ИГЕИ 93 и 96, элементы И 97 - 100.

Узел 63 формировани  синхроимпульсов (фиг.9) содержит счетчики 10 и 102, триггеры 103-109, элемент 2И- ИЛИ по, элемент ИЛИ ill, элементы И 112 - 114, элемент НЕ 113.

Узел 66 сравнени  фиг.Ю) содержит схемы 1I6 и 117 сравнени , триггеры 118 - 120, элемент 2И-ИЛИ 121.

Блок 1 обработки адресов и данных (фиг.11) содержит регистр 122 команд, регистр 123 данньпс, узлы 124 и 123 регистров, дешифратор 126, арифметический узел 127, коммутаторы 128 и с 129.

Блок 3 св зи (фиг.12) содержит буферную пам ть 130, регистр 131- управлени ,, регистр 132 состо ни , де- шифратор 133.

3

Блок 6 сканировани  каналов передачи данных (фиг.13) содержит генератор 134 импульсов, делитель 135 частоты , счетчик 1361 пам ть 137, дешифратор 138, коммутатор 139, регистр 140 адреса, буферные регистры 141 и 142, регистр 143 вывода, регистр 144 ввода.

Линейный адаптер 13 (фиг.14) со- де1ржит регистры 145 и 146, мульти- плексор 147, триггеры 148 и 149.

Устройство сопр жени  каналов передачи данных с ЭВМ работает следующим образом.

После загрузки программы управлени  из ЭВМ в пам ть 2 блок 6 производит непрерывную поочередную выборку и логическое подключение блоков 13 с помощью коммутаторов 12. Контроль правильности выбора обеспечивает блок 10.

Поступающа  из каналов передачи данных информаци  по входам 17 устройства принимаетс  в блоки 13, а затем через оборудование коммутато- ров 12 поочередно передаетс  в блок 6.

После предварительной обработки прин той информации блок 6 выдает прерывани  в блок 1 на каждый прин тый знак данных. Блок 1 по командам управл ющей программы обрабатьгоает принимаемые знаки и размещает их дл  промежуточного хранени  в пам ть 2, где дл  этой цели организованы буфера данных на каждый блок 13.

После накоплени  необходимого количества знаков управл юща  программа , выполн ема  в блоке 1, организуе св зь с блоком 5 и загружает знаки, которые необходимо передать в ЭВМ. После этого блок осуществл ет пересылку загруженных в его буфер знаков в ЭВМ дл  дальнейшей обработки. Далее описанный процесс повтор етс .

Поступающие из ЭВМ знаки данных принимаютс  в буфере блока 5. После заполнени  буфера этот блок вырабатывает прерывание в блок 1. Управл юща  программа считывает знаки из блока 5, обрабатывает их и записы.вает в буфер данной линии, организованный в пам ти 2. Затем по прерывани м из блока 6 подлежащие передаче знаки обрабатываютс  управл ющей программой и позначно пересылаютс  в блок 6. Кпок 6 побитно передает загруженные в него знаки через оборудование коммутаторов 12 в соответствующий блок

15

20

64

„

j,

5

30

0

5

0

764

13. Блоки 13 обеспечивают побитную передачу полученной из блока 6 информации в каналы передачи данных по выходам 15 со скорост ми, задаваемыми блоком 10.

Информаци  о состо нии оборудовани  и управл ющей программы устройства отображаетс  на блоке 7, которьй подключаетс  к блоку I через узлы 9 и 8.

Блок 7 с помощью управл ющей программы позвол ет провер ть работоспособность канала передачи данных, подключенного к одному линейному выходу, не прекраща  работы устройства по остальным каналам передачи данных.

Узел 8 св зи с блоком отображени  работает следующим образом.

Мультиплексирование информации, подлежащей передаче на органы индикации блока 7, осуществл етс  селектором-мультиплексором 20. Разр дность селектора-мультиплексора 20 определ етс  с точки зрени  оптимальности количества св зей с блоком 7 и структурой элементной базы. Количество направлений селектора-мультиплексора определ етс  количеством органов индикации пульта. На информационный вход счетчика 18 с входа 23 узла поступает тактова  частота запуска с выхода 41 узла 9. По каждому состо нию этого счетчика 18 информаци  с входа селектора-мультиплексора 20 узла передаетс  по одному из направлений на выход 27 узла в узел 9, По состо нию счетчика 18 формируютс  соответствующие сигналы на выходах дешифратора 2I и опрашиваютс  в соответствующий момент времени , определ емый тактовой частотой опроса, поступающей на дешифратор 21. Состо ние регистров 19 запоминаетс  в соответствующих разр дах. Таким образом осуществл етс  демультиплексирование информации, поступающей на вход 26 узла. Работа счетчика 18 синхронизирована с работой двоичного счетчика в узле 9. Синхронизаци  осуществл етс  с помощью сигнала, поступающего на вход сброса счетчика с узла 9.

Узел 9 синхронизации св зи с блоком отображени  работает следующим образом.

Генератор 29 вырабатывает импульсы пр моугольной формы, на выходе элемента И 34 формируетс  тактова  частота запуска, котора  обеспечивает запуск счет-чика 36, управл ющего

мультиплексированием информации. Эта же тактова  частота поступает на выход 41 узла. На выходе элемента И 35 формируетс  тактова  частота опроса, поступающа  на вход управлени  дешиф- ратора 32. Эта же тактова  частота поступает на выход 12 узла.

На выходе элемента И 37 формирует с  сигнал сброса счетчика, по которому осуществл етс  сброс счетчика 18 в узле 8 в момент, когда счетчик 36 переходит в нулевое состо ние.

Мультиплексирование информации, считанной с органов управлени  пульта инженера, осуществл етс  селекто- ром-мультиплексором 38, По каждо;му состо нию счетчика 36 информаци  с входов селектора-мультиплексора 38, соединенных с входом 39 узла, передаетс  по одному из направлений, опре- дел ющих выходы селектора-мультиплексора 38, соединенных с выходом 44 узла . По каждому состо нию счетчика 36 формируютс  соответствующие сигналы на выходах дешифратора 32. Выходы этого дешифратора опрапшваютс  в момент времени, определ емый тактовой частотой опроса, поступак цей на вход управлени  дешифратора 32. Состо ние регистров 33 запоминаетс  в соответствующих разр дах. Таким образом осуществл етс  демультиплексирование информации, поступающей с узла 8.

Блок 0 работает следующим образом .

Набор тактовых частот поступает на входы переключател  46 и четыре из них поступают с его выхода на входы триггеров 51 и через инверторы 49 на входы триггеров 52, Частота этих сигналов в два раза больше, чем заданные скорости передачи данных из устройства. Так как триггеры 51 и 52 обеспечивают деление поступающей на их вход частоты на два, то на их вы ходах формируютс  сигналы, частота которых численно равна требуемым скорост м передачи данных. Наличие инверторов 49 обеспечивает смещение момента переключени  сигналов на их выходах на 1/4 часть периода по отношению к моментам переключени  сигналов на выходах триггеров 51.

Сигналы с выходов триггеров 51 и 32 поступают в блоки 13 и управл ют скоростью передачи данных из устрой- ства в канал передачи данных, причем в блоках 13 с четными номерами ис

,-

25

5

5 20

264766

пользуютс  передние фронты данных сигналов, а в блоках 13 с нечетными номерами - задние фронты. Такой способ формировани  тактовых частот обеспечивает одновременное переключение . сигналов на стыке устройства сопр жени  с каналами передачи данных только дл  одной четвертой части его выходов.

Сумматор 47 контролирует код адреса , поступающий на вход дешифратора 48. При поступлении адреса с чет-, ным числом единиц сумматор 47 вырабатывает сигнал ошибки через элемент ИЛИ 53 на выход 60.

При отсутствии ответного сигнала от адресуемого блока 13 или наличии ответного сигнала от неадресуемого блока 13 на выходе одного из сумматоров 50 вырабатываетс  сигнал, поступающий на элемент ИЛИ 54. Сигнал с выхода элемента 54 поступает через элемент ИЛИ 53, и на выходе 60 вырабатываетс  сигнал об ошибке адресации .

Узел 22 запуска тактов работает следующим образом.

Импульсы с выхода генератора 67 поступ;1ют на входы счетчика 68 и триггера 70. С выходов счетчика 68 импульсы с вдвое меньшей частотой и со сквгшностью, равной , поступают на входы распределител . 64 и узла 66. Триггер 70 управл ет работой распределител  63. Сигналы на выходах триг гера 69 управл ют элементами 2И 2ИЛИ- НЕ 72 и 73 таким образом, что сигналы на входах триггера 70 соответствуют сигналам на выходах счетчика 68, что обеспечивает синхронную его работу .

В шаговом режиме триггер 69 находитс  в единичном состо нии. При этом сигналы на его выходах управл ют элементами 2И-2ИЛИ-НЕ 72 и 73 таким образом , что сигналы на входах триггера 70 соответствуют сигналам на выходах триггера 71, единичное состо - 1ме которого соответствует нажатой кнопке Пуск на пульте блока отоб- инженера при работе в шаго- всм режиме. Таким образом, обеспечи- Е;аетс  шаговый режим работы узла 62 f

Распределитель 63 работает следующим образом.

На входы регистров 76 и 79 поступает гюследователыпзсть импульсов. При наличии сигнала па выходе элемен30

35

40

45

50

55

та И 86 начинает работу регистр 76. По переднему фронту этого сигнала устанавливаетс  в единичное состо ни первый триггер регистра 76. При этом единичное состо ние любого триггера регистра 76 запрещает по вление.сигнала на выходе элемента И 86. При отсутствии сигнала на выходе элемента И 85 единичное состо ние принимает последовательно третий триггер регистра 76, второй триггер регистра 79, после чего оп ть первый триггер регистра 76. Таким образом, на выходах регистра 76 и регистра 79 по вл ютс  логические сигналы, которые используют в качестве тактов. На выходах регистра 80 по вл ютс  логические сигналы, соответствующие тактам, сдвинутым по времени относительно тактов на выходах регистра 76 и 79 на полпериода тактовой частоты.

На выходах регистра 77 по вл ютс  логические сигналы, соответствующие тактам, длительность которых равна длительности гщкло13 работы. На выходах регистра 78 по вл ютс  логически сигналы, соответствующие тактам, сдвинутым на полцикла работы.

Работа распределител  64 аналогична работе распределител  63 с той разницей, что он всегда работает в непрерывном режиме.

Узел 65 формировани  синхроимпульсов вырабатывает сигналы, по вление которых определено установкой триггеров 103 - 105 при нали.чии соответствующих логических сигналов, поступающих из блока 1, и тактов из распределител  64. Единичное состо ние триггера 106 указьгоает, что на адресные входы пам ти 2 подаетс  адрес строки, нулевое - что адрес столбца.

Через равные промежутки времени, .отсчитываемые счетчиками 101 и 102, производитс  регенераци  двух последовательных  чеек пам ти 2. Во врем  регенерации первой  чейки устанавли- .ваетс  триггер 108, и на выходе элемента 2И-ИЛИ ПО по вл етс  логический -сигнал, вызывающий приращение на единицу адреса  чейки, подлежащей регенерации . Во врем  регенерации второй  чейки устанавливаетс  триггер 109, вызывающий новое приращение на единицу адреса  чейки, подлежащей регенерации. Таким образом, последовательно проводитс  регенераци  всех  чеек пам ти 2.

Узел 66 сравнени  работает следующим образом.

На входы узла поступают такты с распределителей 63 и 64. В случае не- 5 совпадени  тактов логические сигналы с выходов схем 116 и 117 вызьшают установку в единичное состо ние триггеров 118 и 119 по переднему фронту одного из импульсов, подаваемых на вход узла 62.

Еслн установлен шаговый режим тактов блока I, то устанавливаетс  триггер 120 и запрещает по вление сигнала сбо  тактов на выходе узла. 5 Рассмотрим работу блока 1 обработки адресов и данных.

Дешифратор 126 воздействует на блок 1I, который вырабатывает последовательность тактов, обеспечивающих 0 выборку команды, адрес которой содержитс  в регистре 4.

Адрес из регистра 3 поступает на коммутатор 129. Затем адрес подаетс  на арифметический узел 127, куда через коммутатор 128 поступает константа . Арифметический узел 127 выполн ет операцию сложени , и полученный результат подаетс  на узел 125 регистров . Вычисленный арифметическим 0 узлом 127 результат запоминаетс  в этих регистрах. На этом фаза выборки команды заканчиваетс .

В фазе выполнени  команда поступает на вход дещифратора 126, кото- 5 рый пропускает адрес регистра узла 125, в котором хранитс  адрес  чейки пам ти, и открывает коммутатор 129. Арифметический узел 127 пропускает адрес  чейки пам ти на регистр 4 ад- 0 рвса и запоминаетс  в нем. Дешифратор 126 пропускает на вход узла 125 адрес регистра, в который необходимо записать байт, прочитанный из пам ти.

Байт узла 125, который не должен 5 мен тьс  в процессе выполнени  команды , поступает через коммутатор 129 на вход арифметического узла 127, который раздваивает этот байт и пропускает полученный результат на ре- 0 гистр 123 данных. Дешифратор 126 воздействует на блок 11, и последний .запускает последовательность сигналов , обеспечивающих чтение полуслова, в котором расположен требуемый байт, 5. из пам ти 2 по адресу, хранимому в регистре 4. Содержимое регистра 123 через коммутатор 128 поступает на арифметический узел 127. Дешифратор

,126 в зависимости от состо ни  бита команды и младшего разр да адреса определ ет операцию Транзит, либо операцию Транзит с перемещением байтов . Результат из уэла 127 поступает на выбранный регистр узла 125. Адрес следующей команды, сохраненньш S регистре 3 поступает на регистр 4 и запоминаетс  в нем. На этом выполнение команды заканчиваетс .

Блок 5 св зи работает следующим образом.

Сигналы управлени , поступающие из ЭВМ, занос тс  в регистр 131. На вход пам ти 130 поступает сигнал разрешени  занесени  информации из ЭВМ. По заполнении пам ти 130 с регистра 131 поступает сигнал в блок 1. В ответ поступает код команды ввода на дешифратор 133. Сигнал с выходов дешифратора поступает на регистр 131 и разрешает выдачу его содержимого на выход блока. После анализа этой информации в блоке I на вход поступает код следующей команды ввода и через дешифратор 133 - на вход буферной пам ти 130, разреша  выдачу ее содержимого на выход блока. После ввода всего содержимого буферной пам ти поступает код команды вывода на дешифратор 133. В результате этого через выход регистра 131 в ЭВМ поступает запрос на следующую поргщю информации . Если при очередном анали- гзе содержимого регистра 131 в блоке 1 будет обнаружен признак окончани  операции ввода информации из ЭВМ, на вход депшфратора 133 поступит команда вывода. Сигнал с выходов дешифратора 133 поступит на регистр 132 и разрешит занесение в него информации о результате операции ввода. Содержимое регистра 32 модифи Д1руетс  также в процессе операции ввода сигналом с регистра 131. (юдерж мое регистра 132 поступает в ЭВМ.

Блок 6 сканировани  каналов пере- 71ачи данных работает следуюпщм образом .

Счетчик 136 под управлением, сиг- налов, поступающих из блока 1, вьгра- батывает последовательно п адресов. (Сканируемый адрес поступает в блок 1 дл  выбора и контрол  правильности выбора блока 13. Адрес поступает также на вход пам ти 137 дл  считывани  в регистр 142 управл ющего слова сканируемого блока 13. Управл ющее слов

0

5

0

5

0

5

0

5

поступает в коммутатор 139. По состо нию блока 3 и по требованию обслуживани  бита, поступающих из коммутатора 12, производитс  прием бита и модификаци  управл ющего слова и, при необходимости, передача бита информации в коммутатор 12. Измененное управл ющее слово переписываетс  обратно в пам ть 137. Если при сканировании данного адреса закончена буферизаци  знака при приеме, или закончена -передача, знака, в блок I передаетс  сигнал требовани  обслуживани  знака, а адрес данного блока 13 поступает в регистр 140. Если блок 1 приступил к обслуживанию требовани  на знак, адрес из регистра 140 пере- писываетс  в регистр 141. Адрес блока 13, помещенный в регистр 141, поступает на вход пам ти 137. По этому адресу управл ющее слово переписываетс  в регистр 143, откуда люба  его часть по соответствующим командам ввода, поступающим из дешифратора 138, может быть считана в блок 1 . Блок 1 также может воздействовать на управл ющие слова блоков I3 с по-, мощью команд вывода че.рез регистр 144. Дл  .этого адрес блока 13 под управлением команды вывода поступает из регистра 144 на вход регистра 144. По данному адресу управл ющее слово из пам ти 137 переписьшаетс  в регистр 142 и регистр 143. С вьпсода регистра 142 управл ющее слово поступает на вход коммутатора 139, который под управлением команд вьшода производит модификацию выбранного управл ющего слова по указанию блока 1. Программно измененное управл ющее слово переписываетс  обратно в пам ть 137.

Код сканируемого адреса контролируетс  блоком 10 на правильность выбора блока 13. При обнаружении неправильного , выбора сигнал ошибки выбора блока 13 поступает на вход регистра 142 и может быть считан в блок 1 под управлением определенной команды ввода.

Делитехгь 135, работающий от генератора 134, вырабатывает р д тaктo- вых частот, которые передаютс  в ком- гутатор 12, дл  организации с-тробов приема битов и в блок IО дл  формировани  тактовой частоты дл  передачи битов.

Линейный адаптер 13 работает следующим образом.

Информаци  запоминаетс  в регистрах 145 и 146 и обеспечивает необхо- димьш режим работы блока и канала передачи данных.

Бит данных, подлежащий передаче, запоминаетс  предварительно в регистре 146 и затем со скоростью, определ емой блоком ,10, переписываетс  в триггер 148 и с выхода данного триггера передаетс  в канал передачи данных.

Бит данных, принимаемый из канала передачи данных, поступает на триггер 149. Состо ние данного триггера измен етс  сигналами, поступающими на его синхронизации. Прин та  информаци  с выхода триггера 149 поступает на информационный вход мультиплексора 149 и с выхода данного мультиплексора в блок 12.

Claims (4)

1. Устройство дл  сопр жени  каналов передачи данных с ЭВМ, содержащее блок св зи, блок обработки адресов и данных, пам ть, блок сканировани  каналов, группу двунаправленных коммутаторов обмена, группы линейных адаптеров, регистр адреса, регистр следующего адреса, блок отображени  , причем вход-выход блок св зи соединен с двунаправленной шиной св зи вычислительной машины, инфор- мационно-управл юш 1Й выход блока св зи - с информационно-управл ющим входом блока обработки адресов и данных , информационно-управл ющий выход которого соединен с информационно- управл ющими входами блока св зи и блока сканировани  каналов,адресно-информационный выход которого соединен с адресно-информационными входами двунаправленных коммутаторов обмена группы, группа информационно-управл ющих выходов которых соединена с информационно-управл ющими входами соответствующих линейных адаптеров данных соответствующих групп, информационные выходы которых соединены с группой информационных входов соответствующих двунаправленных коммутаторов обмена группы, информационные выходы которых соединены с информационным входом блока сканировани  каналов, вход данных и выход данных

0

5

каждого линейного адаптера соединены с соответствующим каналом передачи данных, адресный выход блока обработки адресов и данных соединен с 5 входом регистра следующего адреса, быход которого соединен с информационным входом регистра адреса, выход которого соединен с адресным входом пам ти, выход которой соединен с ин-

0 формационным входом блока обработки данных и адресов, адресный вход которого соединен с выходом регистра следующего адреса, информационный выход блока обработки данных и адресов со единен с информационым входом пам ти , тактовый вход которой соединен с первым выходом блока синхронизации, другие выходы которого соединены с тактовыми входами блока обработки данных и адресов, управл ющие выходы которого соединены с режимными входами блока синхронизации, отличающеес  тем, что, с целью повышени  коэффициента использовани  оборудовани  и упрощени  устройства за счет сокращени  числа св зей, в него введены группа блоков контрол  и задани  частоты обмена, узел св зи с блоком отображени  и узел синхро низации сй зи с блоком отображени , причем контрольные выходы линейных адаптеров каждой группы соединены с информационным входом соответствующего блока контрол  и задани  часто5 ты обмена, адресный и тактовый выходы каждого из которых соединены с aдpecны ш и тактовыми входами линейных адаптеров соответствующих групп, выходы сигнала ошибки блоков контрр0 л  и задани  частоты обмена группы соединены с контрольным входом блока сканировани  каналов, адресный, управл ющий и тактовый выходы которого соединены соответственно с адресным,

5 управл ющим и тактовым входами блоков контрол  и задани  частоты обмена группы, адресный выход блока обработки данных и адресов соединен с входом записи регистра адреса, ин0 формационно-индикаторные выход и вход блока обработки данных и адресов соединены соответственно с информационно-индикаторными входом и выходом узла св зи с блоком отображенк , информационный выход которого соединен с информационным входом узла синхронизации св зи с блоком отображени , соединенного индикаторными

13

выходом и входом соответственно с входом и выходом блока отображени , первый, второй и третий синхровыходы и информационный выход узла синхронизации св зи с блоком отображени  соединены соответственно с установочным , тактовым, управл ющим и информационным входами узла св зи с блоком отображени .,

2, Устройство по п,1, о т л и - чающеес  тем, что каждый блок контрол  и задани  частоты обмена содержит,переключатель, дешифратор, сумматор по модулю два, группу суъп- а- торов по модулкр два, две группы триггеров , два элемента ИЛИ, причем входы дешифратора и группа входов сумматоров по модулю два соединены с адресным входом блока, управл ющий вход которого через соединенные последовательно сумматор по модулю два и -первьш элемент ИЛИ соединен с выходом сигнала ошибки блока, тактовый вход которого через переключатель соединен с синхровходами триггеров первой группы и входами элементов НЕ группы, выходы которых соединены с синхровходами соответствующих триггеров второй группы, нулевые выходы триггеров первой и второй групп соединены со своими информационными входами, единичные выходы триггеров обеих групп соединены с тактовым выходом блока, адресный выход которого соединен с выходами дешифратора и первыми входами сумматора по модулю два группы, выходы которых через второй элемент ИЛИ соединены с входом первого элемента ИЛИ, информационный вход блока соеди- нен с вторыми входами сумматоров по модулю два группы.

3. Устройство по П.1, отличающеес  тем, что узел св зи с блоком отображени  содержит счетчик, дешифратор, селектор-мультиплексор и группу регистров, причем информа- 1Ц1бинр индикаторный вход узла соединен с информационной группой входов селектора-мультиплексора, выходы которого соединены с информационным

10

5

20

.1226476ВЫХОДОМ узла, тактовый и установоч- ный входы которого соединены соответственно с информационным и установочным входами .счетчика, выходы которого соединены с управл ющей группой входов селектора-мультиплексора и через дешифратор, с соответствующими входами группы регистров, выходы которых соединены с информационно-индикаторным выходом узла, управл ющий и информационный входы которого соединены соответственно -с управл ющим входом дешифратора и соответств тощими входами группы регистров.

4. Устройство по п.I, о -Т л и ч а- ю щ е е с   тем, что узел синхронизации св зи с блоком отображени  содер-  сит генератор импульсов, селектор- мультиплексор, группу регистров, счетчик , дешифратор, два триггера, три элемента И, причем пр мо.й и инверсный выходы генератора импульсов соединены с синхровходами соответственно первого и второго триггеров, пр мой выход первого триггера соединен с первым входом первого элемента И и информационным -входом второго триггера, инверсный выход которого соединен с входом второго элемента И и информационным входом первого триггера, инверсный выход которого соединен с входом третьего элемента И и через второй элемент И с вторым синхровы- ходом узла и входом счетчика, выходы которого соединены с первой груп-. пой входов селектора-мультиплексора и через дешифратор с вторым входом первого элемента И и соответствующими входами группы регистров, выхо.- ды которых соединены с индикаторным выходом узла, индикаторный вход которого через селектор-мультиплексор соединен с информационным выходом узла, информационный вход которого соединен с соответствующими входами группы регистров, пр мой выход второго триггера через соответственно пер-, вый и третий элементы И соединен.с первым и третьим. синхровыходами 50 узла.

25

30

35

40

45

вг

S7

тг

73

V

6Э

041.7

fatn

Лт.//

Фиг 1