JP2007272554A - データ処理装置 - Google Patents

Abstract

【課題】データ処理装置におけるＣＰＵのストールサイクルを改善する。
【解決手段】ＣＰＵ（１０）と、上記ＣＰＵに結合された第１バス（１２）と、上記第１バスよりもデータの転送速度が遅い第２バス（１６）と、上記第１バスに結合された割り込み処理回路（１５）と、上記第２バスに結合され、上記ＣＰＵによってアクセス可能な周辺モジュール（１７，１８）とを含むとき、上記周辺モジュールは、上記ＣＰＵに対する割り込み要因を出力可能な第１機能を含み、上記割り込み処理回路は、上記周辺モジュールから出力された割り込み要因に基づいて上記ＣＰＵに割り込み要求を通知する第２機能を含む。上記ＣＰＵは、割り込み要因解析において上記割り込み処理回路をアクセスすれば良く、上記周辺モジュールをアクセスする必要がない。これにより、上記ＣＰＵのストールサイクルが改善される。
【選択図】図１

Description

本発明は、データ処理技術、さらには割り込み処理を可能とするデータ処理装置に関する。

コンピュータシステムの内部で割込みを制御する際に、ソフトウェアのオーバーヘッドを軽減して、短い割込み信号を発生するデバイスでも確実な割込み動作を行い得るようにするための技術として、例えば特許文献１記載技術が知られている。それによれば、割込みコントローラは割込み要求のエッジを検出し、それをＣＰＵへ伝える。ＣＰＵは、割込み要求を受け付け、割込みサイクルを開始する。割込み制御回路は、割込みデバイス群と割込みコントローラとの間に介設され、デバイス群で発生した割込み要求を一旦ラッチし、割込みコントローラと同期をとり、割込みコントローラが割込み要求を内部でラッチしたら自動的にクリアしてＣＰＵに余分なオーバーヘッドをかけないようにしている（特許文献１の図１等参照）。

また、コンピュータシステムにおける割り込み制御方法として、特許文献２記載技術が知られている。それによれば、ホストプロセッサと、ホストプロセッサとシステムバスを介して接続するホストブリッジと、ホストブリッジとＩ／Ｏバスを介して接続する少なくとも１以上のＩ／Ｏデバイスとを備えて構成されるコンピュータシステムにおける割り込み制御方法において、Ｉ／Ｏデバイスが、Ｉ／Ｏバスとは独立して設けられた第１の経路を介して割り込み信号をホストブリッジに入力し、ホストブリッジが、前記割り込み信号に基づく割り込み要因を記憶し、ホストプロセッサが、前記割り込み要因をシステムバスを介してホストブリッジから取得するようにする（特許文献２の図１等参照）。

特開平０５−８８９１５号公報 特開２００４−３０１６１号公報

従来の割り込み処理について本願発明者が検討したところ、マイクロコンピュータなどのデータ処理装置として、ＣＰＵ（中央処理装置）と、上記ＣＰＵに結合された第１バスと、上記第１バスよりもデータの転送速度が遅い第２バスと、上記第１バスに結合された割り込み処理回路と、上記第２バスに結合され、上記ＣＰＵによってアクセス可能な周辺モジュールとを含むデータ処理装置において、上記周辺モジュールから上記ＣＰＵに対する割り込み信号を、低速バス側で割り込みレベルに変換してから割り込み処理回路に通知し、割り込み処理回路からＣＰＵに対して割り込み要求が行われる。かかる構成によれば、割り込み要因の解析のためにＣＰＵから低速バス側の周辺モジュールに対するアクセスが頻繁に発生するため、その都度、ＣＰＵがストールしてしまい、データ処理装置の性能低下を余儀なくされる。

本発明の目的は、データ処理装置におけるＣＰＵのストールサイクルを改善するための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、課題を解決するための第１手段として、ＣＰＵと、上記ＣＰＵに結合された第１バスと、上記第１バスよりもデータの転送速度が遅い第２バスと、上記第１バスに結合された割り込み処理回路と、上記第２バスに結合され、上記ＣＰＵによってアクセス可能な周辺モジュールとを含んでデータ処理装置が構成されるとき、上記周辺モジュールは、上記ＣＰＵに対する割り込み要因をコード化して出力可能な第１機能を含んで構成し、上記割り込み処理回路は、上記周辺モジュールから出力された割り込み要因を保持し、それに基づいて上記ＣＰＵに割り込み要求を通知する第２機能を含んで構成し、上記ＣＰＵは、上記割り込み処理回路をアクセスして上記割り込み要求に対応する割り込み要因の解析を行う第３機能を含んで構成する。

上記第１手段によれば、上記周辺モジュールは、上記ＣＰＵに対する割り込み要因を出力し、上記割り込み処理回路は、上記周辺モジュールから出力された割り込み要因に基づいて上記ＣＰＵに割り込み要求を通知する。上記ＣＰＵは割り込み要因解析において、第１バスに結合されている上記割り込み処理回路をアクセスすれば良く、上記第２バスに結合されている上記周辺モジュールをアクセスする必要がない。このことが、データ処理装置におけるＣＰＵのストールサイクルの改善を達成する。

このとき、上記割り込み処理回路には、上記ＣＰＵによって上記割り込み要因のクリアが指示された場合に、当該指示に従って上記周辺モジュールにおける割り込み要因をクリアする第４機能を含めることができる。

また、上記周辺モジュールは、割り込み要因を格納可能な第１レジスタを含み、上記割り込み処理回路は、上記第１レジスタの記憶内容をコピー可能な第２レジスタを含み、上記ＣＰＵは、上記第２レジスタの記憶内容に基づいて割り込み要因を解析するように構成することができる。

課題を解決するための第２手段として、ＣＰＵを含むコアチップと、上記コアチップとの間でデータのやり取りを可能とするＩ／Ｏチップとを含んでデータ処理装置が構成されるとき、上記Ｉ／Ｏチップは、それぞれ上記ＣＰＵに対する個々の割り込み要因を個別的に出力可能な複数の機能ブロックと、上記複数の機能ブロックからの割り込み要因通知を多重化して上記コアチップに出力可能なＩ／Ｏチップ内割り込みコントローラとを含んで構成し、上記コアチップは、上記Ｉ／Ｏチップから出力された割り込み要因を、該当するレジスタにセットし、当該レジスタ毎に対応する割り込みレベルとイベントコードにて上記ＣＰＵに割り込み要求を通知するための割り込み処理回路を含んで構成する。

上記第２手段によれば、Ｉ／Ｏチップ内割り込みコントローラは、上記複数の機能ブロックからの割り込み要因通知を多重化して上記コアチップに出力し、上記コアチップでは、上記Ｉ／Ｏチップから出力された割り込み要因を、該当するレジスタにセットし、当該レジスタ毎に対応する割り込みレベルとイベントコードにて上記ＣＰＵに割り込み要求を通知する。このため、上記ＣＰＵは、割り込み要因の解析において、Ｉ／Ｏチップにアクセスする必要が無くなる。このことが、データ処理装置におけるＣＰＵのストールサイクルの改善を達成する。

このとき、上記ＣＰＵからの上記割り込み要因のクリア指示に従って割り込み処理回路が上記Ｉ／Ｏチップにおける上記割り込み要因のクリア処理を行う第１モードと、上記割り込み処理回路の介在無しに上記ＣＰＵが上記Ｉ／Ｏチップにおける上記割り込み要因のクリア処理を行う第２モードと、を含めることができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、データ処理装置におけるＣＰＵのストールサイクルを改善することによってデータ処理装置の性能低下を回避することができる。

図１には、本発明にかかるデータ処理装置の一例であるマイクロコンピュータが示される。このマイクロコンピュータ１００は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。

図１に示されるマイクロコンピュータ１００は、特に制限されないが、予め設定されたプログラムに従って演算処理を行うＣＰＵ（中央処理装置）１０、高速バス１２と低速バス１６とを結合するためのブリッジ１１、上記ＣＰＵ１０での演算処理の作業領域などに利用されるＲＡＭ（ランダム・アクセス・メモリ）１３、上記ＲＡＭ１３の動作制御を可能とするメモリコントローラ１４、上記ＣＰＵ１０に対する割り込み処理を可能とする割り込み処理回路１５、及びそれぞれ所定の機能を備えた周辺モジュール１７，１８を含む。

上記高速バス１２は高速通信（３００ＭＨｚ）が行われ、上記低速バス１６は上記高速バス１２に比べて低速な通信（５０ＭＨｚ）が行われる。上記ＣＰＵ１０、上記ブリッジ１１、上記メモリコントローラ１４は、上記高速バス１２を介して互いにデータのやり取り可能に上記高速バス１２に結合される。上記周辺モジュール１７，１８は、高速バス１２、ブリッジ１１、及び上記低速バス１６を介して上記ＣＰＵからのアクセスが可能とされる。上記周辺モジュール１７，１８内には、ステータスレジスタ（０ｒｅｇ，１ｒｅｇ）１７０，１７１が内蔵される。このステータスレジスタ１７０，１７１には、上記ＣＰＵ１０に対する割り込み要因がコード化されて記憶される。つまり、周辺モジュール毎の割り込み詳細要因と、当該ステータスレジスタ内のステータスレジスタのビットとが対応付けられており、上記詳細要因に対応するビットにフラグが設定されることにより、上記ＣＰＵ１０に対する割り込み要因がコード化されて記憶される。また、上記割り込み処理回路１５には、上記ステータスレジスタ１７０，１７１に対応してステータスレジスタ（０ｒｅｇ，１ｒｅｇ）１５０，１５１が設けられる。上記周辺モジュール１７，１８内のステータスレジスタ１７０，１７１と、上記割り込み処理回路１５内のステータスレジスタ１７０，１７１とは、それぞれ対応する専用バス１９，２０を介して記憶情報のコピーが行われることにより、ステータスが一致するようになっている。つまり、専用バス１９を介してステータスレジスタ１７０とステータスレジスタ１５０とのステータスが一致され、専用バス２０を介してステータスレジスタ１７１とステータスレジスタ１５１とのステータスが一致される。上記割り込み処理回路１５は、上記ステータスレジスタ１５０，１５１のステータスに基づいて割り込み要因解析を行い、その解析結果に基づいて上記ＣＰＵ１０に対して割り込み要求を通知する。

次に、図２のフローチャートに従って上記構成の動作を説明する。

周辺モジュール１７，１８のステータスレジスタのビットがセットされることにより、各モジュール毎に割り込みが要求が発生する（２０１）。しかし、この時点でＣＰＵ１０への割り込みは通知されない。周辺モジュール１７，１８からそれぞれ対応する専用バス１９，２０を介してステータスレジスタ１７０，１７１の保持情報が割り込み処理回路１５内のステータスレジスタ１５０，１５１にコピーされ、このステータスレジスタ１５０，１５１の保持情報に基づいてＣＰＵ１０に対して割り込み通知が行われる（２０２）。ここで、上記割り込み通知には、割り込みレベルの発行、及びイベントコードの設定が含まれる。つまり、割り込み処理回路１５では、ステータスレジスタ１５０，１５１のうちから最も優先度の高い割り込みとイベントコードをＣＰＵ１０に通知する。この通知に従い、ＣＰＵ１０は、要因解析（割り込み要因の解析）を行う（２０３）。つまり、ＣＰＵ１０は、通知された割り込みとイベントコードに従い、割り込み処理回路１５内のステータスレジスタをアクセスすることによって割り込み要因の解析を行う。イベントコードに対してステータスレジスタのフラグが１対１に割り付けられることにより、ＣＰＵ１０は割り込みの詳細要因を上記ステータスレジスタのフラグ判別によって容易に知ることができる。かかる構成においては、ＣＰＵ１０が要因解析のために低速バス１６をアクセスすることが無いため、ＣＰＵ１０の高速動作を維持することができ、ＣＰＵ１０が割り込み解析のためにストールすることは無い。

上記ＣＰＵ１０によって割り込み処理が行われた後に、上記ＣＰＵ１０は、上記割り込みの詳細要因を元に周辺モジュール１７あるいは周辺モジュール１８を制御し、割り込み要因に対する処理を実行する（２０４）。この割り込み要因に対する処理実行後、ＣＰＵ１０は、割り込み処理回路１５に対してアクセスし処理したステータスレジスタの詳細割り込み要因のクリアを要求する（２０５）。この要求を受けて、対応するステータスレジスタ１５０，１５１のフラグがクリアされる。そして上記フラグクリアに呼応して、対応するステータスレジスタ１７０，１７１のフラグもクリアされる。

図３には、図１に示されるマイクロコンピュータ１００の比較対象とされるマイクロコンピュータ３００が示される。図３に示されるマイクロコンピュータ３００では、低速バス１６に結合された低速バス割り込み処理回路３９が設けられ、この割り込み処理回路３９により、周辺モジュール３７，３８からの割り込み処理が行われるようになっている。そしてこの割り込み処理回路３９での割り込み処理により割り込みレベルが発生され、それが割り込み処理回路３５に供給されるようになっている。

図３に示されるマイクロコンピュータ３００では、周辺モジュール３７，３８からの代表割り込み信号を、低速バス割り込み処理回路３９で割り込みレベルに変換して割り込み処理回路３５に通知し、割り込み処理回路３５からＣＰＵ１０に通知されるようになっている。このため、要因解析を行う場合には、ＣＰＵ１０はまず割り込み処理回路３５にアクセスし、低速バス割り込み処理回路３９からの割り込みレベルか否かを判断し、もし低速バス割り込み処理回路３９からの割り込みレベルであった場合には、低速バス割り込み処理回路３９をアクセスする。このアクセスにより上記割り込みが、周辺モジュール３７からのものなのか、あるいは周辺モジュール３８からのものなのかを判断しなければならない。このため、図３に示される構成では、低速バスアクセスが頻繁に発生し、高速動作のＣＰＵ１０がその都度ストールしてマイクロコンピュータ３００の性能が低下することが考えられる。

次に、図１に示されるマイクロコンピュータ１００と、図３に示されるマイクロコンピュータ３００とのＣＰＵストールサイクルを比較してみる。

図３に示されるように低速バス１６に結合された周辺モジュール１７にアクセスするケースでは、図４及び図５に示されるように、アクセス発行（１）、ブリッジブロック受信（２）、シリアル０ブロック受信／発信（３）、ブリッジブロック受信（４）、アクセス受信（５）となり、２４サイクルのストールサイクルが生じ、低速バス１６へのアクセスはＣＰＵ１０の性能低下の要因になる。

これに対して、図１に示されるように高速バス１２に結合された割り込み処理回路１５にアクセスするケースでは、図４及び図５に示されるように、アクセス発行（１）、割り込み処理ブロック受信／発信（２）、アクセス受信（３）まで４サイクル（３００ＭＨｚ）消費する。この間のＣＰＵ１０のストールサイクルは３サイクルとなり、ＣＰＵ１０のストールサイクルが大幅に改善される。

上記の例によれば、以下の作用効果を得ることができる。

（１）上記ＣＰＵ１０によって割り込み処理が行われた後に、上記ＣＰＵ１０は、上記割り込みの詳細要因を元に周辺モジュール１７あるいは周辺モジュール１８を制御し、割り込み要因に対する処理を実行する。この割り込み要因に対する処理実行後、ＣＰＵ１０は、割り込み処理回路１５に対してアクセスし処理したステータスレジスタの詳細割り込み要因のクリアを要求する。この要求を受けて、対応するステータスレジスタ１５０，１５１のフラグがクリアされる。そして上記フラグクリアに呼応して、対応するステータスレジスタ１７０，１７１のフラグもクリアされる。このように処理した要因のクリアが高速で行われるので、短時間のうちに次の割り込み処理に移ることが可能になる。

（２）ほとんどの処理が割り込みの起動により制御されるようなマイクロコンピュータ１００では、割り込み処理の基本的な部分でのサイクル数削減は処理全体の高速化に大きく貢献する。

図６には、本発明にかかるデータ処理装置の一例であるコンピュータシステムが示される。

図６に示されるコンピュータシステム６００は、コアチップ６０と、シリアル伝送路によって上記コアチップ６０に結合されたＩ／Ｏ（入出力）チップ６１とを含む。コアチップ６０及びＩ／Ｏ（入出力）チップ６１は、特に制限されないが、それぞれ公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。

上記コアチップ６０は、特に制限されないが、予め設定されたプログラムに従って演算処理を行うＣＰＵ１０、チップ内外からの割り込み要求を所定の優先度に従って処理可能な割り込みコントローラ（ＩＮＴＣ）６０１、及び上記Ｉ／Ｏチップ６１からの割り込み要求を処理するための割り込み処理回路６０２を含む。上記Ｉ／Ｏチップ６１は、特に制限されないが、上記ＣＰＵ１０に対する個々の割り込み要因をレジスタ番号と当該レジスタのビット番号とにコード化して個別的に出力可能な機能ブロック６１２，６１３、及び上記機能ブロック６１２，６１３からの割り込み要因通知であるレジスタ番号とビット番号を多重化して上記コアチップに出力可能なＩ／Ｏチップ内割り込みコントローラ６１１を含む。Ｉ／Ｏチップ内割り込みコントローラ６１１からコアチップ６０内の割り込み処理回路６０２に対して５ビット構成のシリアル情報ＩＮＴＣ＃〔４：０〕、及び２ビット構成のモード選択情報ＩＮＴＣ＿ＥＮ＃〔１：０〕が出力される。

上記割り込み処理回路６０２は、特に制限されないが、上記Ｉ／Ｏチップ内割り込みコントローラ６１１からの多重化された割り込み要因通知をレジスタ番号とビット番号とに分離するための分散回路６１、割り込み詳細要因情報が格納されたレジスタ群６２、上記分散回路６１からのレジスタ番号情報をデコードするためのデコーダ６３、上記分散回路６１からのビット番号情報をデコードするためのデコーダ６４、及び上記割り込みコントローラ６０１に対して割り込み要求を通知するための割り込み調停出力回路６５を含む。

このコンピュータシステム６００は、割り込み詳細モード（第１モード）、詳細通知モード（第２モード）、及びＩＲＬモード（第３モード）とを含む。割り込み処理回路６０へのモード設定は、Ｉ／Ｏチップ６１からのモード選択情報ＩＮＴＣ＿ＥＮ＃〔１：０〕によって行われる。

以下、上記各モードについて説明する。

図９には、上記各モードにおける主要タイミングが示される。

上記割り込み詳細モードは、上記Ｉ／Ｏチップ６１内の機能ブロック６１２，６１３が、個々の詳細要因を個別にＩ／Ｏチップ内割り込みコントローラ６１１に通知することで、Ｉ／Ｏチップ内割り込みコントローラ６１１がコアチップ６０内の割り込み処理回路６０２へ詳細要因情報をシリアル転送で通知するモードとされる。上記コアチップ６０内の割り込み処理回路６０２へ詳細要因情報をシリアル転送する場合、割り込み処理回路６０２内部に割り込み表示させるレジスタ番号とビット番号とがそれぞれ５ビットのデータで多重（Ａ／Ｄ多重）化されて送信される。分散回路６１において、レジスタ番号とビット番号とが分離される。レジスタ番号はデコーダ６３でデコードされ、このデコード結果に基づいてレジスタ群６２から所定レジスタが選択される。また、分散回路６１からのビット番号はデコーダ６４でデコードされ、このデコード結果に基づいて、上記選択されたレジスタのビット選択が行われる。このようにレジスタと当該レジスタにおけるビットが選択され、そこにフラグがセットされる。これにより、割り込みの詳細要因がレジスタ６２にセットされる。その後、割り込み処理回路６０２は、割り込み調停出力回路６５を介して、レジスタ毎に対応する割り込みレベルと、イベントコードにてコアチップ６０内の割り込みコントローラ６０１に対して割り込み要求を通知する。そして割り込みコントローラ６０１を介してＣＰＵ１０に割り込み要求が通知される。本モードではＣＰＵ１０は、要因解析のためにＩ／Ｏチップ６１内の機能ブロック６１２，６１３へアクセスを行なう必要が無くなるため、バスアクセスレイテンシが抑えられ、解析時間の短縮化を図ることができる。

また、割り込み要因のクリア処理は次のように行われる。

ＣＰＵ１０によって割り込み処理回路６０２内のレジスタ群６２の該当ビットがクリアされると、割り込み処理回路６０２が自律でバス（ＭＰＸ）を経由してＩ／Ｏチップ内割り込みコントローラ６１１にその情報を転送し、更にＩ／Ｏチップ内割り込みコントローラ６１１から割り込み機能ブロックに対して個別信号で個々の要因クリアする。このため、ＣＰＵ１０は、上記Ｉ／Ｏチップ６１内の機能ブロック６１２，６１３に向かって要因クリアを行う必要がなく、クリア動作も高速に行うことができる。

上記詳細通知モードについて説明する。本モードにおける通知方法は、図７に示されるように、基本的には上記詳細モードの場合と同じである。上記詳細通知モードは、Ｉ／Ｏチップ内割り込みコントローラ６１１と機能ブロック６１２，６１３との間で、個別の割り込み要因クリア信号を送受することが出来ない場合に有利なモードである。モード選択情報ＩＮＴＣ＿ＥＮ＃〔１：０〕によって本モードが指示された場合、上記機能ブロック６１２，６１３における上記割り込み要因のクリア処理は、割り込み処理回路６０２の介在無しに上記ＣＰＵ１０によって行われる。

上記ＩＲＬモードについて説明する。本モードにおいては、上記Ｉ／Ｏチップ６１内の機能ブロック６１２，６１３が上記Ｉ／Ｏチップ内割り込みコントローラ６１１に対して代表信号で割り込み通知するケースに対応したモードであり、上記割り込み詳細モードや上記詳細通知モードがサポートされていない場合を想定して用意される。このＩＲＬモードを実現可能とするためには、割り込み処理回路６０２内には、レベル信号復元フリップフロップ回路（ＦＦ）７６、ダウンカウントレジスタ７７、及び論理ゲート７８が設けられる。モード選択情報ＩＮＴＣ＿ＥＮ＃〔１：０〕によってＩＲＬモードが指示された場合、転送されたシリアル情報ＩＮＴＣ＃〔４：０〕は、分散回路６１を介してフリップフロップ回路７６に伝達され、さらにダウンカウントレジスタ７７及び論理ゲート７８に伝達される。ダウンカウントレジスタ７７の出力信号と上記レベル信号復元フリップフロップ回路７６の出力との論理演算が論理ゲート７８で行われ、その出力（ＩＲＬ）が割り込みコントローラ６０１に伝達される。

シリアル形式で取り込まれたデータを割り込みコントローラ６０１へ出力されるパラレルデータへ変換する必要があり、その変換は、上記レベル信号復元フリップフロップ回路７６で行われる。本モードでの割り込み要因のクリア処理は、Ｉ／Ｏチップ６１内の機能ブロック６１２，６１３に対してのみ行うことで、シリアル通信インタフェースから割り込みがネゲートされたことがレベル信号復元フリップフロップ回路７６に通知され、これによって割り込みコントローラ６０１への割り込み通知もネゲートされる。 尚、機能ブロック６１２，６１３への割り込み要因のクリア後からＣＰＵ１０の所定ビットをクリアするまでに再度、同じ割り込み信号を受信してしまうケースでは、一時マスクレジスタを上記ＣＰＵ１０の所定ビットがクリアされる前に設定することによって割り込み信号を一時的にマスクすると良い。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、図１に示されるマイクロコンピュータ１００において、ＣＰＵ１０によって割り込み処理回路１５内のステータスレジスタ１５０，１５１と、周辺モジュール１７，１８内のステータスレジスタ１７０，１７１との要因クリアを行うようにしても良い。かかる場合、周辺モジュール１７，１８内のステータスレジスタ１７０，１７１の要因クリアのために低速バスアクセスが発生するが、ステータスレジスタ１７０，１７１のライトアクセスのみであるため、短時間で完了するため、低速バスアクセスの影響は少ない。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータやコンピュータシステムに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種データ処理装置に広く適用することができる。

本発明は、少なくとも、割り込み処理を行うことを条件に適用することができる。

本発明にかかるデータ処理装置の一例であるマイクロコンピュータの構成例ブロック図である。 上記マイクロコンピュータにおける主要動作のフローチャートである。 図１に示されるマイクロコンピュータの比較対象とされるマイクロコンピュータの構成例ブロック図である。 上記マイクロコンピュータにおけるＣＰＵストールサイクル説明のためのブロック図である。 上記マイクロコンピュータにおけるＣＰＵストールサイクル説明のためのタイミング図である。 本発明にかかるデータ処理装置の一例であるコンピュータシステムの構成例ブロック図である。 本発明にかかるデータ処理装置の一例であるコンピュータシステムの別の構成例ブロック図である。 本発明にかかるデータ処理装置の一例であるコンピュータシステムの別の構成例ブロック図である。 上記コンピュータシステムにおける主要モード説明のためのタイミング図である。

符号の説明

１０ ＣＰＵ
１１ ブリッジ
１２ 高速バス
１３ ＲＡＭ
１４ メモリコントローラ
１５ 割り込み処理回路
１６ 低速バス
１７，１８ 周辺モジュール
１９，２０ 専用バス
１００ マイクロコンピュータ
１５０，１５１，１７０，１７１ ステータスレジスタ
６００ コンピュータシステム
６０１ 割り込みコントローラ
６０２ 割り込み処理回路
６１１ Ｉ／Ｏチップ内割り込みコントローラ
６１２，６１３ 機能ブロック

Claims (5)

1. ＣＰＵと、
   上記ＣＰＵに結合された第１バスと、
   上記第１バスよりもデータの転送速度が遅い第２バスと、
   上記第１バスに結合された割り込み処理回路と、
   上記第２バスに結合され、上記ＣＰＵによってアクセス可能な周辺モジュールと、を含み、
   上記周辺モジュールは、上記ＣＰＵに対する割り込み要因をコード化して出力可能な第１機能を含み、
   上記割り込み処理回路は、上記周辺モジュールから出力された割り込み要因を保持し、それに基づいて上記ＣＰＵに割り込み要求を通知する第２機能を含み、
   上記ＣＰＵは、上記割り込み処理回路をアクセスして上記割り込み要求に対応する割り込み要因の解析を行う第３機能を含んで成ることを特徴とするデータ処理装置。
2. 上記割り込み処理回路は、上記ＣＰＵによって上記割り込み要因のクリアが指示された場合に、当該指示に従って上記周辺モジュールにおける割り込み要因をクリアする第４機能を含む請求項１記載のデータ処理装置。
3. 上記周辺モジュールは、割り込み要因を格納可能な第１レジスタを含み、
   上記割り込み処理回路は、上記第１レジスタの記憶内容をコピー可能な第２レジスタを含み、
   上記ＣＰＵは、上記第２レジスタの記憶内容に基づいて割り込み要因を解析する請求項１記載のデータ処理装置。
4. ＣＰＵを含むコアチップと、
   上記コアチップとの間でデータのやり取りを可能とするＩ／Ｏチップと、を含むデータ処理装置であって、
   上記Ｉ／Ｏチップは、それぞれ上記ＣＰＵに対する個々の割り込み要因を個別的に出力可能な複数の機能ブロックと、
   上記複数の機能ブロックからの割り込み要因通知を多重化して上記コアチップに出力可能なＩ／Ｏチップ内割り込みコントローラと、を含み、
   上記コアチップは、上記Ｉ／Ｏチップから出力された割り込み要因を、該当するレジスタにセットし、当該レジスタ毎に対応する割り込みレベルとイベントコードにて上記ＣＰＵに割り込み要求を通知するための割り込み処理回路を含んで成ることを特徴とするデータ処理装置。
5. 上記ＣＰＵからの上記割り込み要因のクリア指示に従って割り込み処理回路が上記Ｉ／Ｏチップにおける上記割り込み要因のクリア処理を行う第１モードと、
   上記割り込み処理回路の介在無しに上記ＣＰＵが上記Ｉ／Ｏチップにおける上記割り込み要因のクリア処理を行う第２モードと、を含む請求項４記載のデータ処理装置。

Images