JP2011034385A - 半導体装置 - Google Patents
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Abstract
【解決手段】中央処理装置(2)、割込みコントローラ(7)及び必要な割込み要求機能を持たない内部回路モジュール(6)を備えた半導体装置(1)に、初期設定された内容に従って前記回路モジュールの内部状態を観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号(IRQ3)を前記割り込みコントローラに出力するポーリング部(8)を採用する。これにより、ポーリング部に対する初期設定に従って内部回路モジュールに備わっていない必要な割込み要求機能を実現することができる。
【選択図】図1
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
実施の形態について更に詳述する。
図1には本発明の半導体装置の一例に係るマイクロコンピュータ(MCU)1が示される。マイクロコンピュータ1は、特に制限されないが、公知の相補型MOS集積回路製造技術によって単結晶シリコン等の1個の半導体基板に形成される。マイクロコンピュータ1は、命令を実行する中央処理装置(CPU)2を備え、この中央処理装置2の制御を受けて動作する回路モジュールとして代表的に示された回路モジュール(MDLA〜MDLD)3〜6を有する。中央処理装置2はプログラムメモリ(PGMMRY)9に格納されたプログラムに従って命令をフェッチして実行する。
図3にはフラグポーリングモジュール8の詳細が例示される。フラグポーリングモジュール8は、レジスタ部20、アクセス部21、比較部22、割込み要求生成部23、およびバスインタフェース部24を備える。
図6は第2の実施の形態に係るマイクロコンピュータ1Aが例示される。ここでは、フラグポーリングモジュール8による監視対象を外部入出力ポート(IOPRT)6Aとした点が図1と相違される。図1等で説明した構成と同一の機能を有するものにはそれと同一参照符号を附してその詳細な説明を省略する。
図7には第3の実施の形態に係るマイクロコンピュータ1Bが例示される。フラグポーリングモジュール8による観測対象をメモリとした点が図1と相違される。図1で説明した構成と同一の機能を有するものにはそれと同一参照符号を附してその詳細な説明を省略する。
図8には第4の実施の形態に係るマイクロコンピュータ1Cが例示される。これは、マルチCPUに適用した点が図7とは異なる。図1及び図7で説明した構成と同一の機能を有するものにはそれと同一参照符号を附してその詳細な説明を省略する。
図9には第5の実施の形態に係るマイクロコンピュータ1Dが例示される。ここではフラグポーリングモジュールの前記アクセス部として既存の内部回路のバスアクセス機能を流用する例を示す。図1及び図7で説明した構成と同一の機能を有するものにはそれと同一参照符号を附してその詳細な説明を省略する。
2 中央処理装置(CPU)
3〜6、11 回路モジュール(MDLA〜MDLE)
6A 入出力ポート
7 コントローラ(INTC)
8 フラグポーリングモジュール(FPLNG)
9 プログラムメモリ(PGMMRY)
10 外部デバイス(EXTDEV)
12 メモリ
14 ディジタル信号処理プロセッサ(DSP)
CDMIN 共有領域
SDMIN 特定領域
DREG データレジスタ
IRQ1〜IRQ3 割り込み要求信号
IRQ3_1〜IRQ3_m 割り込み要求信号
INT 割込み信号
BUS1〜BUS3 バス
BRDGA,BRDGB バスブリッジ
STREG ステータスレジスタ
20 レジスタ部
21 アクセス部
22 比較部
23 割込み要求生成部
24 バスインタフェース部
ASREG アドレスセッティングレジスタ
PIREG ポーリングインターバルレジスタ
MSKREG1〜MSKREGn マスクレジスタ
CMPREG1〜CMPREGn コンペアレジスタ
INTDREG1〜INTDREGn 割込みディレクションレジスタ
30 バススレーブインタフェース(BSLVIF)
31 バスマスタインタフェース(BMSTIF)
RDREQ リードリクエスト
RDDAT リードデータ
WRREQ ライトリクエスト
WRRSP ライトレレスポンス
40 リードリクエスト生成部(RDREQGEN)
41 カウンタ(COUNT)
Claims (17)
- 中央処理装置と、
割込み要求信号を受けて前記中央処理装置に割り込み信号を出力する割込みコントローラと、
前記中央処理装置の制御を受けて動作する回路モジュールと、
初期設定された内容に従って前記回路モジュールの内部状態を観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号を前記割り込みコントローラに出力するポーリング部と、を1個の半導体基板に有する半導体装置。 - 前記ポーリング部は、前記観測の対象を特定する情報が設定される対象指定レジスタ部と、前記観測の対象の期待値が設定される期待値レジスタ部と、前記観測のタイミングを指定する情報が設定されるタイミング指定レジスタ部と、のレジスタセットを有する請求項1記載の半導体装置。
- 前記ポーリング部は、前記タイミング指定レジスタ部に設定されたタイミングに従って、前記対象指定レジスタ部に設定された観測対象をリードアクセスするためのアクセス部と、
前記アクセス部で得られたリードデータと前記期待値レジスタ部に設定された当該観測の対象の期待値とを比較する比較部と、
前記比較部による比較結果の一致に基づいて対応する割込み要求信号を出力する割込み要求生成部と、を有する請求項2記載の半導体装置。 - 前記割り込み要求生成部は、割込み要求信号の出力端子を複数個有し、前記期待値毎にどの出力端子を用いて割込み要求信号を出力するかを選択するデマルチプレクサを有し、
前記各レジスタセットは割り込み要求信号の出力端子を指定するための情報が設定される出力選択レジスタ部を更に有する、請求項3記載の半導体装置。 - 前記レジスタセットは中央処理装置のアドレス空間に配置されている、請求項4記載の半導体装置。
- 前記回路モジュールは前記半導体基板の外部から与えられる信号の状態に応じて値が変化されるフラグレジスタを有し、
前記ポーリング部は、前記レジスタセットに設定された情報に従って前記フラグレジスタを前記観測の対象とすることが可能にされる、請求項5記載の半導体装置。 - 前記回路モジュールは前記中央処理装置とそれ以外のバスアクセス要求モジュールとによってアクセス可能にされる共有メモリであり、
前記ポーリング部は、前記レジスタセットに設定された情報に従って前記共有メモリの特定記憶領域を前記観測の対象とすることが可能にされる、請求項5記載の半導体装置。 - 前記バスアクセス要求モジュールは前記中央処理装置と一緒にマルチプロセッサシステムを構成する別の中央処理装置である、請求項7記載の半導体装置。
- 前記バスアクセス要求モジュールは、前記半導体基板の外部から与えられるメッセージを前記共有メモリに書き込む外部インタフェース回路である、請求項7記載の半導体装置。
- 前記第2回路モジュールは外部端子にインタフェースされるポートレジスタを有する外部入出力ポートであり、
前記ポーリング部は、前記レジスタセットに設定された情報に従って前記ポートレジスタの特定記憶領域を前記観測の対象とすることが可能にされる、請求項5記載の半導体装置。 - 前記回路モジュール及び前記ポーリング部が接続されるバスと、前記中央処理装置が接続されるバスとの間には、バスブリッジが介在される、請求項1記載の半導体装置。
- 前記アクセス部は、バスアクセス制御機能を有するアクセラレータに接続され、前記リードアクセスに前記アクセラレータのバスアクセス制御機能を用いる、請求項3記載の半導体装置。
- 中央処理装置と、
割込み要求信号を受けて前記中央処理装置に割り込み信号を出力する割込みコントローラと、
前記中央処理装置の制御を受けて動作する回路モジュールと、
前記中央処理装置によってアクセス可能なレジスタセットを有し、初期設定されたレジスタセットの内容に従って前記回路モジュールの内部状態を観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号を前記割り込みコントローラに出力するポーリング部と、を1個の半導体基板に有し、
前記回路モジュールは前記半導体基板の外部から与えられる信号の状態に応じて値が変化されるフラグレジスタを有し、
前記ポーリング部は、前記レジスタセットに設定された情報に従って前記フラグレジスタを前記観測の対象とすることが可能にされる、半導体装置。 - 中央処理装置と、
割込み要求信号を受けて前記中央処理装置に割り込み信号を出力する割込みコントローラと、
前記中央処理装置の制御を受けて動作する回路モジュールと、
前記中央処理装置によってアクセス可能なレジスタセットを有し、初期設定されたレジスタセットの内容に従って前記回路モジュールの内部状態を観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号を前記割り込みコントローラに出力するポーリング部と、を1個の半導体基板に有し、
前記回路モジュールは前記中央処理装置とそれ以外のバスアクセス要求モジュールとによってアクセス可能にされる共有メモリであり、
前記ポーリング部は、前記レジスタセットに設定された情報に従って前記共有メモリの特定記憶領域を前記観測の対象とすることが可能にされる、半導体装置。 - 前記バスアクセス要求モジュールは前記中央処理装置と一緒にマルチプロセッサシステムを構成する別の中央処理装置である、請求項14記載の半導体装置。
- 前記バスアクセス要求モジュールは、前記半導体基板の外部から与えられるメッセージを前記共有メモリに書き込む外部インタフェース回路である、請求項14記載の半導体装置。
- 中央処理装置と、
割込み要求信号を受けて前記中央処理装置に割り込み信号を出力する割込みコントローラと、
前記中央処理装置の制御を受けて動作する回路モジュールと、
前記中央処理装置によってアクセス可能なレジスタセットを有し、初期設定されたレジスタセットの内容に従って前記回路モジュールの内部状態を観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号を前記割り込みコントローラに出力するポーリング部と、を1個の半導体基板に有し、
前記回路モジュールは外部端子にインタフェースされるポートレジスタを有する外部入出力ポートであり、
前記ポーリング部は、前記レジスタセットに設定された情報に従って前記ポートレジスタの特定記憶領域を前記観測の対象とすることが可能にされる、半導体装置。
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JP2015191279A (ja) * | 2014-03-27 | 2015-11-02 | 富士通株式会社 | 処理システム |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04316148A (ja) * | 1991-04-15 | 1992-11-06 | Nec Corp | 割込回路 |
JP2007272554A (ja) * | 2006-03-31 | 2007-10-18 | Renesas Technology Corp | データ処理装置 |
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