JPH04316148A - 割込回路 - Google Patents

割込回路

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JPH04316148A
JPH04316148A JP3109892A JP10989291A JPH04316148A JP H04316148 A JPH04316148 A JP H04316148A JP 3109892 A JP3109892 A JP 3109892A JP 10989291 A JP10989291 A JP 10989291A JP H04316148 A JPH04316148 A JP H04316148A
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signal
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は多数の割込発生源を有す
るコンピュータシステムにおける割込回路に関するもの
である。
【０００２】
【従来の技術】多数の割込発生源を有する場合には、Ｃ
ＰＵに対する割込信号が競合しないようにすると共に、
割込発生源を特定可能とする必要がある。
【０００３】図６は従来の割込回路の構成例を示したも
のであり、割込発生源である複数の割込発生ユニット２
’からの割込信号Ｓ１’をスキャン回路３’で競合しな
いように中継し、複数のスキャン回路３’でそれぞれ取
り纏めた割込信号Ｓ２’を更に上位のスキャン回路４’
で競合しないように中継して割込信号Ｓ３’としてＣＰ
Ｕ１’に与えるようにしている。
【０００４】また、割込信号Ｓ１’を発生した割込発生
ユニット２’を特定可能とするために、各スキャン回路
３’，４’からはスキャン位置を示すデータＳ４’をＣ
ＰＵ１’と接続されたデータバスに送出可能となってい
る。
【０００５】図７は図６におけるスキャン回路３’，４
’の内部構成の例を示したものである。すなわち、通常
のスキャン時はクロック発振回路３１’のクロックがア
ンド回路３３’を介してカウンタ３４’に与えられ、カ
ウンタ３４’はカウント値を歩進して行き、セレクタ３
５’はカウンタ３４’から与えられるカウント値に対応
した入力端子の割込信号Ｓ１’，Ｓ２’を通過させ割込
信号Ｓ２’，Ｓ３’とする。なお、カウンタ３４’はフ
ルカウントに達した場合は再び元に戻り、周期的な動作
を行う。
【０００６】また、カウンタ３４’のカウント値はバッ
ファ３６’を介してデータバスにデータＳ４’として送
出可能となっている。
【０００７】そして、セレクトした割込信号Ｓ２’，Ｓ
３’が割込発生を示すハイレベルの状態となると、イン
バータ回路３２’を介してローレベルの信号がアンド回
路３３’の一方の入力端子に与えられ、クロックの通過
が阻止されてカウンタ３４’の歩進は停止する。
【０００８】一方、図６および図７において、割込信号
Ｓ３’を受けたＣＰＵ１’は、割込応答処理へ移行し、
スキャン回路４’，３’のバッファ３６’を制御してカ
ウンタ３４’のカウント値をデータＳ４’として採取し
、割込信号を発生した割込発生ユニット２’を特定して
必要な処理を行う。
【０００９】
【発明が解決しようとする課題】上述したように、従来
の割込回路にあっては、スキャン回路３’，４’により
多数の割込発生ユニット２’の割込信号Ｓ１’を逐次化
して中継するため、競合することがなく、また、データ
バスからスキャン回路４’，３’のカウンタ３４’のカ
ウント値を読み出すことで割込信号を発生した割込発生
ユニット２’を特定することができるものであり、この
種の多数の割込発生源を有するコンピュータシステムに
おける割込回路としての基本的な要求は満たされていた
。
【００１０】しかし、ＣＰＵ１’は割込信号Ｓ３’を受
けた後に、ソフトウェア的な処理により、スキャン回路
４’，３’のカウンタ３４’のカウント値を採取して割
込信号を発生した割込発生ユニット２’を特定しなけれ
ばならなかったため、処理に時間を要することとなり、
その結果、割込処理を高速化することができないという
欠点があった。
【００１１】本発明は上記の点に鑑み提案されたもので
あり、その目的とするところは、割込信号を発生した割
込発生ユニットの特定を高速に行うことのできる割込回
路を提供することにある。
【００１２】
【課題を解決するための手段】本発明は上記の目的を達
成するため、割込事象が発生した場合に割込信号を発生
すると共に、割込応答信号を受けた際に自己を特定する
割込ベクタをＣＰＵに対して送出する割込発生ユニット
と、多数の割込発生ユニットからの割込信号を順次スキ
ャンして捕捉した割込信号をＣＰＵへ中継する手段と、
ＣＰＵから割込応答があった際に、割込信号を発生した
割込発生ユニットに割込応答信号を与える手段とを備え
るようにしている。
【００１３】また、より具体的には、自己に対するユニ
ット選択信号が与えられている間に割込事象が発生した
場合に割込信号を発生すると共に、割込信号を発生した
直後に割込応答信号が与えられた際に自己を特定する割
込ベクタをデータバスに送出する割込発生ユニットと、
複数の割込発生ユニットに対して順次にユニット選択信
号を与え、割込発生ユニットの割込信号を捕捉した際に
その割込信号を中継するポーリング回路と、複数のポー
リング回路からの割込信号を順次スキャンして捕捉した
割込信号をＣＰＵへ中継すると共に、ＣＰＵから割込応
答があった場合に割込信号を中継してきたポーリング回
路を特定するアドレスを発生するスキャン回路と、各ポ
ーリング回路に対応して設けられ、スキャン回路の発生
したアドレスが対応するポーリング回路を特定する場合
、そのポーリング回路の配下の割込発生ユニットに割込
応答信号を与える割込応答制御回路とを備えるようにし
ている。
【００１４】
【作用】本発明の割込回路にあっては、割込事象が発生
して割込発生ユニットが割込信号を発生すると、多数の
割込発生ユニットからの割込信号を順次スキャンして捕
捉した割込信号をＣＰＵへ中継する。そして、割込信号
に対してＣＰＵから割込応答があると、割込信号を発生
した割込発生ユニットに割込応答信号を与え、割込発生
ユニットは自己を特定する割込ベクタをＣＰＵに対して
送出する。
【００１５】
【実施例】以下、本発明の実施例につき図面を参照して
説明する。図１は本発明の割込回路の一実施例を示す構
成図である。
【００１６】図１において、１はコンピュータシステム
において主たる処理を行うＣＰＵであり、２はＣＰＵ１
に対して割込を行う割込発生ユニットである。
【００１７】その他の構成部分として、ポーリング回路
３と、スキャン回路４と、割込応答制御回路５とが設け
られている。
【００１８】図２ないし図５は、それぞれ割込発生ユニ
ット２，ポーリング回路３，スキャン回路４，割込応答
制御回路５の内部構成の例を示したものである。
【００１９】以下、各部の構成，機能と共に、実施例の
動作を説明する。
【００２０】先ず、ポーリング回路３は、自己の配下の
複数の割込発生ユニット２に対して、各割込発生ユニッ
ト２を順次に示すユニット選択信号Ｓ１を与える。すな
わち、図３に示すように、通常のポーリング時にはクロ
ック発振回路３１のクロックがアンド回路３４を介して
カウンタ３５に与えられ、カウンタ３５は歩進して行き
、そのカウント値がユニット選択信号Ｓ１として割込発
生ユニット２に与えられる。なお、カウンタ３５はフル
カウントに達した場合は再び元に戻り、周期的な動作を
行う。
【００２１】割込発生ユニット２では、ユニット選択信
号Ｓ１が自己を指している期間に、割込事象が発生した
場合、ポーリング回路３に対して割込信号Ｓ２を送出す
る。すなわち、図２に示すように、割込事象が発生した
場合、その状態をフリップフロップ２２で保持しておき
、一方、照合回路２１で自己に割り当てられているユニ
ット番号とユニット選択信号Ｓ１とを比較・照合し、両
者が一致した時点でアンド回路２３，オープンコレクタ
ゲート２４を介してポーリング回路３に対して割込信号
Ｓ２を送出する。なお、複数の割込発生ユニット２から
の割込信号Ｓ２はワイアードオアにより直接に接続され
てポーリング回路３に与えられる。また、割込信号Ｓ２
はここでは負論理となっている。
【００２２】ポーリング回路３は、割込発生ユニット２
から割込信号Ｓ２を受けた場合、ユニット選択信号Ｓ１
の変化を停止すると共に、割込信号Ｓ２を割込信号Ｓ３
としてスキャン回路４に中継する。すなわち、図３に示
すように、割込信号Ｓ２が与えられることにより、つま
り、負論理のためローレベルの割込信号Ｓ２が与えられ
ると、インバータ回路３２，３３を介してローレベルの
信号がアンド回路３４の一方の入力端子に与えられ、ク
ロックの通過が阻止されてカウンタ３５の歩進は停止し
、ユニット選択信号Ｓ１は固定化される。また、インバ
ータ回路３２で反転されて正論理となった割込信号Ｓ３
がスキャン回路４に与えられる。
【００２３】次いで、スキャン回路４は、複数のポーリ
ング回路３からの割込信号Ｓ３を順次にセレクトして監
視しており、有効な割込信号Ｓ３が与えられた時点でス
キャンを停止し、その割込信号Ｓ３を割込信号Ｓ４とし
てＣＰＵ１に中継する。すなわち、図４に示すように、
通常のスキャン時にはクロック発振回路４１のクロック
がアンド回路４３を介してカウンタ４４に与えられ、カ
ウンタ４４は歩進して行き、そのカウント値がセレクタ
４５に与えられ、セレクタ４５は与えられたカウント値
に対応する入力端子の割込信号Ｓ３を通過させ、割込信
号Ｓ４とする。なお、カウンタ４４はフルカウントに達
した場合は再び元に戻り、周期的な動作を行う。そして
、セレクトした割込信号Ｓ４が有効な場合、つまりハイ
レベルである場合、インバータ回路４２を介してローレ
ベルの信号がアンド回路４３の一方の入力端子に与えら
れ、クロックの通過が阻止されてカウンタ４４の歩進は
停止し、セレクタ４５のセレクト状態は固定化される。
【００２４】ＣＰＵ１は、スキャン回路４から割込信号
Ｓ４を受けた場合、これをハードウェアで検出し、割込
応答処理へ移行し、割込応答信号Ｓ５を送出する。
【００２５】この割込応答信号Ｓ５を受けて、スキャン
回路４は、通常はＣＰＵ１のアドレスバスのアドレスＳ
６をそのまま割込応答制御回路５等に伝えていたのを、
その時点のスキャン位置を示すアドレスＳ７に切り換え
て送出する。すなわち、図４に示すように、ＣＰＵ１か
らの割込応答信号Ｓ５によりセレクタ４６が制御され、
通常のアドレスＳ６側から、カウンタ４４側にアドレス
Ｓ７のソースが切り換えられる。
【００２６】次いで、ＣＰＵ１からの割込応答信号Ｓ５
およびスキャン回路４からのアドレスＳ７を受けて、各
ポーリング回路３に対応して設けられた割込応答制御回
路５は、スキャン回路４の発生したアドレスが対応する
ポーリング回路３を示す場合、そのポーリング回路３の
配下の割込発生ユニット２に割込応答信号Ｓ８を与える
。すなわち、図５に示すように、照合回路５１で予め割
り当てられている割込応答番号とアドレスＳ７とを比較
・照合し、両者が一致した際に得られる信号と割込応答
信号Ｓ５とをアンド回路５２で論理積をとって割込応答
信号Ｓ８として割込発生ユニット２に与える。
【００２７】割込応答信号Ｓ８を受けた複数の割込発生
ユニット２のうち、割込信号Ｓ２を送出したユニットは
、自己を特定する割込ベクタをデータＳ９としてデータ
バスを介してＣＰＵ１に送出する。すなわち、図２に示
すように、割込信号Ｓ２を送出した割込発生ユニット２
のアンド回路２３の出力信号はその時点でハイレベルと
なっているので、これと割込応答信号Ｓ８との間でアン
ド回路２５で論理積をとった信号はハイレベルとなり、
バッファ２６を動作させて予め割込発生ユニット２毎に
設定されている割込ベクタをデータＳ９としてデータバ
スに送出する。
【００２８】ＣＰＵ１はデータバス上のデータＳ９を読
み込み、その割込ベクタの値から割込信号Ｓ４（Ｓ２）
を発生した割込発生ユニット２を特定し、所定の処理を
行う。
【００２９】
【発明の効果】以上説明したように、本発明の割込回路
にあっては、ハードウェア的な処理により、ＣＰＵから
の応答とほぼ同時に割込発生ユニットから自己を特定す
る割込ベクタをデータとしてデータバスに与え、ＣＰＵ
はデータバス上のデータを読み取るだけで割込信号を発
生した割込発生ユニットを特定できるため、極めて高速
に処理が行え、割込処理の高速化が達成できるという効
果がある。
【図面の簡単な説明】
【図１】本発明の割込回路の一実施例を示す構成図であ
る。
【図２】図１における割込発生ユニットの内部構成の例
を示す図である。
【図３】図１におけるポーリング回路の内部構成の例を
示す図である。
【図４】図１におけるスキャン回路の内部構成の例を示
す図である。
【図５】図１における割込応答制御回路の内部構成の例
を示す図である。
【図６】従来の割込回路の例を示す構成図である。
【図７】図６における従来のスキャン回路の内部構成の
例を示す図である。
【符号の説明】
１……ＣＰＵ ２……割込発生ユニット ３……ポーリング回路 ４……スキャン回路 ５……割込応答制御回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　割込事象が発生した場合に割込信号を
    発生すると共に、割込応答信号を受けた際に自己を特定
    する割込ベクタをＣＰＵに対して送出する割込発生ユニ
    ットと、多数の割込発生ユニットからの割込信号を順次
    スキャンして捕捉した割込信号をＣＰＵへ中継する手段
    と、ＣＰＵから割込応答があった際に、割込信号を発生
    した割込発生ユニットに割込応答信号を与える手段とを
    備えたことを特徴とする割込回路。
  2. 【請求項２】　　自己に対するユニット選択信号が与え
    られている間に割込事象が発生した場合に割込信号を発
    生すると共に、割込信号を発生した直後に割込応答信号
    が与えられた際に自己を特定する割込ベクタをデータバ
    スに送出する割込発生ユニットと、複数の割込発生ユニ
    ットに対して順次にユニット選択信号を与え、割込発生
    ユニットの割込信号を捕捉した際にその割込信号を中継
    するポーリング回路と、複数のポーリング回路からの割
    込信号を順次スキャンして捕捉した割込信号をＣＰＵへ
    中継すると共に、ＣＰＵから割込応答があった場合に割
    込信号を中継してきたポーリング回路を特定するアドレ
    スを発生するスキャン回路と、各ポーリング回路に対応
    して設けられ、スキャン回路の発生したアドレスが対応
    するポーリング回路を特定する場合、そのポーリング回
    路の配下の割込発生ユニットに割込応答信号を与える割
    込応答制御回路とを備えたことを特徴とする割込回路。
JP3109892A 1991-04-15 1991-04-15 割込回路 Expired - Lifetime JP2652998B2 (ja)

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CA002066011A CA2066011C (en) 1991-04-15 1992-04-14 Interruption circuit operable at a high speed
EP92303321A EP0509746B1 (en) 1991-04-15 1992-04-14 Interruption circuit for use with a central processing unit
DE69229576T DE69229576T2 (de) 1991-04-15 1992-04-14 Unterbrechungsschaltung für den Gebrauch mit einer zentralen Verarbeitungseinheit
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