JP3702592B2 - パルス発生装置、マルチチップモジュール及びシングルチップマイコン - Google Patents
パルス発生装置、マルチチップモジュール及びシングルチップマイコン Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、マイコン等の集積回路に組み込むことに好適するパルス発生装置、このパルス発生装置を組み込んで構成されたマルチチップモジュール、及び、上記パルス発生装置を組み込んで構成されたシングルチップマイコンに関する。
【０００２】
【従来の技術】
マイコンに組み込むパルス発生装置として、いわゆるアウトプットコンペア形のタイマ回路が従来より知られている。このアウトプットコンペア形の回路は、１個のレジスタと、フリーランニングカウンタと、レジスタ内にセットされた数値とフリーランニングカウンタのカウント値を比較する比較回路とを備えている。この構成の場合、まずマイコンのＣＰＵがレジスタに第１の数値をセットすると、この後、フリーランニングカウンタのカウント値とレジスタ内の第１の数値が一致したときに、比較回路が一致信号を出力し、この一致信号を受けて例えばハイレベルの信号を出力するように構成されている。
【０００３】
次に、マイコンのＣＰＵがレジスタに第２の数値をセットすると、この後、フリーランニングカウンタのカウント値とレジスタ内の第２の数値が一致したときに、比較回路が一致信号を出力し、この一致信号を受けて例えばロウレベルの信号を出力するように構成されている。これにより、上記アウトプットコンペア形の回路は、第２の数値から第１の数値を減算した数値に対応するパルス幅のパルス信号を出力するように構成されている。
【０００４】
【発明が解決しようとする課題】
上記従来構成では、パルス信号を発生させるに際して、レジスタに第１の数値をセットするための割り込み処理と、レジスタに第２の数値をセットするための割り込み処理とが必要である。このため、マイコンで設定可能な２回の割り込み処理の最小時間間隔よりも短いパルス幅のパルス信号を発生させることができないという問題点があった。また、あるパルス幅のパルス信号を発生させるに当たって、２回の割り込み処理が必要であるので、ＣＰＵに対してプログラム実行の負担（ソフトの負荷）がかなりかかってしまうという不具合もあった。
【０００５】
そこで、本発明の目的は、所望のパルス幅のパルス信号を発生させることができると共に、ＣＰＵに対するプログラム実行の負担を軽減することができるパルス発生装置、マルチチップモジュール及びシングルチップマイコンを提供するにある。
【０００６】
【課題を解決するための手段】
請求項１の発明によれば、フリーランニングカウンタのカウント値が複数のセットレジスタの各セット値に一致したときに、ハイレベルまたはロウレベルの信号が出力され、フリーランニングカウンタのカウント値が複数のリセットレジスタの各リセット値に一致したときに、ロウレベルまたはハイレベルの信号が出力される。この構成の場合、複数のセット値及び複数のリセット値を複数のセットレジスタ及び複数のリセットレジスタにセットするだけで、パルス信号を得ることができる。そして、セット値及びリセット値をセットレジスタ及びリセットレジスタにセットする処理は、１回の割り込み処理で実現できるから、割り込み処理の最小時間間隔よりも短いパルス幅のパルス信号を発生できないという従来構成の制約がなくなり、所望のパルス幅のパルス信号を発生させ得る。また、パルス信号を発生させるに当たって、１回の割り込み処理が必要なだけであるから、ＣＰＵに対するプログラム実行の負担を軽減できる。
【０００７】
請求項２の発明によれば、セットレジスタのセット値とリセットレジスタのリセット値とが一致しているときに、セット処理またはリセット処理のいずれか一方を優先的に実行するように構成した。これにより、仮にセットレジスタのセット値とリセットレジスタのリセット値とが一致するようなことがあっても、信号出力回路の出力信号が不安定になることを防止できる。
【０００８】
請求項３の発明のように、フリーランニングカウンタのカウント値がセットレジスタのセット値に一致したときに、割り込み情報をＣＰＵへ送る割り込み回路を備えることが好ましい。この構成によれば、パルス信号の立上りエッジまたは立下りエッジで割り込み処理を実行させることが可能になる。
【０００９】
また、請求項４の発明のように、フリーランニングカウンタのカウント値がリセットレジスタのリセット値に一致したときに、割り込み情報をＣＰＵへ送る割り込み回路を備えることが好ましい。この構成によれば、パルス信号の立上りエッジまたは立下りエッジで割り込み処理を実行させることが可能になる。
【００１０】
更に、請求項５の発明のように、請求項１ないし４のいずれかのパルス発生装置と、ＣＰＵと、ＲＡＭと、ＲＯＭとからマルチチップモジュールを構成することもできる。更にまた、請求項１ないし４のいずれかのパルス発生装置と、ＣＰＵと、ＲＡＭと、ＲＯＭとからシングルチップマイコンを構成することもでき、小型に実現できる。
【００１１】
【発明の実施の形態】
以下、本発明の第１の実施例について図１及び図２を参照しながら説明する。この第１の実施例のパルス発生装置は、例えばシングルチップマイコンに組み込まれたものである。図１は、第１の実施例のパルス発生装置１の電気的構成を示すブロック図である。この図１に示すように、パルス発生装置１は、フリーランニングカウンタ（以下、ＦＲＣと称す）２、セットレジスタ３、リセットレジスタ４、比較器５、６、Ｓ−Ｒフリップフロップ７及びイクスクルーシブオア回路（以下、ＥＸ−ＯＲ回路と称す）８を備えて構成されている。
【００１２】
上記ＦＲＣ２は、例えば１６ビットのＦＲＣであり、図２（ａ）に実線で示すように、００００ｈからＦＦＦＦｈまでカウントアップするカウント動作を繰り返し行うものである。セットレジスタ３及びリセットレジスタ４は、それぞれ例えば１６ビットのレジスタである。セットレジスタ３はセット値を記憶させるためのレジスタであり、リセットレジスタ４はリセット値を記憶させるためのレジスタである。
【００１３】
そして、ＦＲＣ２、セットレジスタ３及びリセットレジスタ４は、マイコンのシステムバス９に接続されている。このシステムバス９は、アドレスバスとデータバスから構成されている。上記システムバス９には、マイコンのＣＰＵ１０が接続されており、もって、ＣＰＵ１０とＦＲＣ２、セットレジスタ３及びリセットレジスタ４との各間でデータのやりとりが可能な構成となっている。
【００１４】
また、一方の比較器５は、ＦＲＣ２のカウント値とセットレジスタ３のセット値とを比較し、両者が一致したときにハイレベル信号を出力し、それ以外のときにロウレベル信号を出力するように構成されている。上記比較器５の出力信号は、Ｓ−Ｒフリップフロップ７のセット端子Ｓに与えられる。他方の比較器６は、ＦＲＣ２のカウント値とリセットレジスタ３のリセット値とを比較し、両者が一致したときにハイレベル信号を出力し、それ以外のときにロウレベル信号を出力するように構成されている。上記比較器６の出力信号は、Ｓ−Ｒフリップフロップ７のリセット端子Ｒに与えられる。
【００１５】
更に、Ｓ−Ｒフリップフロップ７は、セット端子Ｓにハイレベル信号を受けると、それ以降、出力端子Ｑからハイレベル信号を出力し、リセット端子Ｒにハイレベル信号を受けると、それ以降、出力端子Ｑからロウレベル信号を出力するように構成されている。上記Ｓ−Ｒフリップフロップ７の出力信号は、ＥＸ−ＯＲ回路８の一方の入力端子に与えられる。また、上記ＥＸ−ＯＲ回路８の他方の入力端子には、極性選択回路１１から出力される極性選択信号が与えられる。
【００１６】
そして、ＥＸ−ＯＲ回路８は、Ｓ−Ｒフリップフロップ７からの出力信号と極性選択回路１１からの極性選択信号との排他的論理和をとり、この排他的論理和の信号を出力するように構成されている。具体的には、極性選択信号がロウレベル信号（「０」の信号）のときは、Ｓ−Ｒフリップフロップ７からの出力信号がそのまま出力される（図２（ｂ）参照）。また、極性選択信号がハイレベル信号（「１」の信号）のときは、Ｓ−Ｒフリップフロップ７からの出力信号を反転させた信号が出力される（図２（ｃ）参照）ように構成されている。この構成の場合、比較器５、６、Ｓ−Ｒフリップフロップ７、ＥＸ−ＯＲ回路８及び極性選択回路１１が信号出力回路１２を構成している。
【００１７】
また、上記極性選択回路１１は、システムバス９に接続されており、ＣＰＵ１０によりコントロールされるように構成されている。即ち、ＣＰＵ１０は、システムバス９を介して極性選択回路１１に制御データを与えることにより、極性選択回路１１から出力される極性選択信号をハイレベルまたはロウレベルに切替設定することが可能になっている。
【００１８】
一方、システムバス９には、インプットキャプチャレジスタ（以下、ＩＣＲと称す）１３が接続されている。このＩＣＲ１３は、エッジ取り込み回路１４からラッチ信号を受けたときに、前記ＦＲＣ２のカウント値を読み込んで、その読み込み値を保持する機能を有している。そして、このＩＣＲ１３に保持されているカウント値は、ＣＰＵ１０により読み取り可能である。
【００１９】
上記エッジ取り込み回路１４は、外部入力端子１５を介して外部信号を入力し、この外部信号の立上りエッジまたは立下りエッジまたは両エッジを検出し（取り込み）、この検出した時点でラッチ信号を上記ＩＣＲ１３へ与えるように構成されている。また、エッジ取り込み回路１４は、システムバス９に接続されており、ＣＰＵ１０によりコントロールされるように構成されている。即ち、ＣＰＵ１０は、システムバス９を介してエッジ取り込み回路１４に制御データを与えることにより、エッジ取り込み回路１４が外部信号の立上りエッジまたは立下りエッジまたは両エッジのいずれを取り込むかを切替設定することが可能になっている。
【００２０】
この構成の場合、ＣＰＵ１０は、ＩＣＲ１３に保持されているカウント値に基づいて、外部信号の立上りエッジから立上りエッジまでの時間、立下りエッジから立下りエッジまでの時間、立上りエッジから立下りエッジまでの時間（パルス幅）等を検出することが可能な構成となっている。
【００２１】
次に、上記したパルス発生装置１の動作について図２も参照して説明する。まず、ＣＰＵ１０は、ＦＲＣ２のカウント値を読みながら予め決められたタイミングで（例えばＦＲＣ２のカウント値が００００ｈになった時点で）割り込み処理を実行し、セット値をセットレジスタ３に格納すると共に、リセット値をリセットレジスタ４に格納する。この後、ＦＲＣ２のカウントアップ動作が進行し、図２（ａ）に示す時刻ｔ１で、ＦＲＣ２のカウント値がセットレジスタ３のセット値に一致すると、比較器５からハイレベル信号がＳ−Ｒフリップフロップ７のセット端子Ｓに与えられる。
【００２２】
これにより、Ｓ−Ｒフリップフロップ７の出力端子Ｑからハイレベル信号が出力されるようになる。そして、今、極性選択回路１１からロウレベル（即ち、「０」）の極性選択信号がＥＸ−ＯＲ回路８に与えられているとすると、ＥＸ−ＯＲ回路８の出力端子からハイレベル信号が出力される（図２（ｂ）参照）。この後、ＦＲＣ２のカウントアップ動作が更に進行し、図２（ａ）に示す時刻ｔ２で、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致すると、比較器６からハイレベル信号がＳ−Ｒフリップフロップ７のリセット端子Ｒに与えられるようになる。
【００２３】
この結果、Ｓ−Ｒフリップフロップ７の出力端子Ｑからロウレベル信号が出力されるように切り替わる。ここで、極性選択回路１１からロウレベルの極性選択信号がＥＸ−ＯＲ回路８に与えられているから、ＥＸ−ＯＲ回路８の出力端子からロウレベル信号が出力されるようになる（図２（ｂ）参照）。これにより、ＥＸ−ＯＲ回路８の出力端子から、図２（ｂ）に示すような形状のパルス信号が出力される。
【００２４】
そしてこの後、ＦＲＣ２のカウント動作が更に進行しＦＦＦＦｈに達した後、００００ｈに戻って再びカウント動作が実行されると、上述した処理、即ち、パルス信号を出力する処理が繰り返し実行される。
【００２５】
尚、極性選択回路１１からハイレベル（即ち、「１」）の極性選択信号がＥＸ−ＯＲ回路８に与えられている場合には、ＥＸ−ＯＲ回路８の出力端子から出力されるパルス信号は、図２（ｃ）に示すように、上述したパルス信号（図２（ｂ）参照）の反転信号となる。
【００２６】
即ち、上記構成においては、極性選択信号がロウレベルの場合、ＦＲＣ２のカウント値がセットレジスタ３のセット値に一致したとき、ハイレベルの信号を出力するセット処理となり、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致したとき、ロウレベルの信号を出力するリセット処理となっている。また、極性選択信号がハイレベルの場合、ＦＲＣ２のカウント値がセットレジスタ３のセット値に一致したとき、ロウレベルの信号を出力するセット処理となり、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致したとき、ハイレベルの信号を出力するリセット処理となっている。
【００２７】
また、上記実施例のＳ−Ｒフリップフロップ７は、セットレジスタ３のセット値とリセットレジスタ４のリセット値とが一致しているとき、即ち、セット端子Ｓとリセット端子Ｒとに同時にハイレベル信号を受けたときに、セット処理を優先的に実行するように構成されている。この場合、セット処理に代えてリセット処理を優先的に実行するように構成することも好ましい。尚、上記実施例のシングルチップマイコンには、上述したパルス発生装置１及びＣＰＵ１０等の他に、ＲＡＭ、ＲＯＭ、ＲＯＭ周辺回路（Ａ／Ｄ変換回路などの回路）などが組み込まれている。
【００２８】
このような構成の本実施例によれば、セット値及びリセット値をセットレジスタ３及びリセットレジスタ４にセットするだけで、所望のパルス幅のパルス信号を発生させることができる。そして、セット値及びリセット値をセットレジスタ３及びリセットレジスタ４にセットする処理は、１回のソフト割り込み処理で実現できるから、アウトプットコンペア形の従来構成とは異なり、割り込み処理の最小時間間隔よりも短いパルス幅のパルス信号を発生させることも可能となる。また、パルス信号を発生させるに当たって、１回のソフト割り込み処理が必要なだけであるから、ソフトによるオーバーヘッド時間を削減することができ、ＣＰＵ１０に対するプログラム実行の負担を軽減することができる。
【００２９】
更に、上記実施例では、信号出力回路１２のＳ−Ｒフリップフロップ７は、セット端子Ｓとリセット端子Ｒとに同時にハイレベル信号を受けたときに、セット処理を優先的に実行するように構成されている。これにより、セットレジスタ３のセット値とリセットレジスタ４のリセット値とが万一一致するようなことがあっても、Ｓ−Ｒフリップフロップ７ひいては信号出力回路１２の出力信号が不安定になることを確実に防止できる。
【００３０】
尚、上記実施例では、信号出力回路１２を比較器５、６及びＳ−Ｒフリップフロップ７等で構成したが、これに限られるものではなく、他の論理回路を適宜組み合わせて同じ機能を得るように構成しても良い。
【００３１】
また、上記実施例では、シングルチップマイコンにパルス発生装置１を１つ設ける構成としたが、これに代えて、図３に示す第２の実施例のように、パルス発生装置１を２つ以上設けるように構成しても良い。この構成の場合、複数のパルス発生装置１は、１個のＦＲＣ２を共用するように構成されている。このように複数のパルス発生装置１を設けると、複数の（パルス幅の）パルス信号を簡単に得ることができる。また、図３に示す第２の実施例の場合、ＩＣＲ１３についても、２つ以上設ける構成としている。更に、複数のＩＣＲ１３並びに複数のパルス発生装置１は、１個のＦＲＣ２を共用するように構成されている。
【００３２】
図４は、本発明の第３の実施例を示すものである。尚、第１の実施例と同一部分には同一符号を付している。上記第３の実施例では、ＦＲＣ２のカウント値がセットレジスタ３のセット値に一致したとき、または、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致したときに、割り込み情報をＣＰＵ１０へ送る割り込み回路１６を設けた。
【００３３】
この割り込み回路１６は、システムバス９に接続された割り込みイネーブル回路１７と、２個のアンド回路１８、１９と、１個のオア回路２０とから構成されている。上記割り込みイネーブル回路１７の２個の出力端子は、アンド回路１８、１９の各一方の入力端子に接続されている。上記アンド回路１８、１９の各他方の入力端子は、比較器５、６の出力端子に接続されている。そして、アンド回路１８、１９の各出力端子は、オア回路２０の入力端子に接続されている。上記オア回路２０の出力端子は、ＣＰＵ１０に接続されている。
【００３４】
この構成の場合、割り込みイネーブル回路１７は、ＣＰＵ１０から制御されることにより、次の３つの割り込み許可モードを切替設定できるように構成されている。第１の割り込み許可モードは、ＦＲＣ２のカウント値がセットレジスタ３のセット値に一致した時点で割り込みを許可するモードであり、第２の割り込み許可モードは、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致した時点で割り込みを許可するモードであり、第３の割り込み許可モードは、上記両方の時点で割り込みを許可するモードである。
【００３５】
具体的には、割り込みイネーブル回路１７の２個の出力端子の一方（アンド回路１８に接続された方）からハイレベル信号を出力し、他方（アンド回路１９に接続された方）からロウレベル信号を出力するモードが、上記第１の割り込み許可モードとなる。そして、２個の出力端子の一方からロウレベル信号を出力し、他方からハイレベル信号を出力するモードが、上記第２の割り込み許可モードとなる。また、２個の出力端子から共にハイレベル信号を出力するモードが、上記第３の割り込み許可モードとなる。尚、２個の出力端子から共にロウレベル信号を出力するときは、上記各割り込み情報をＣＰＵ１０へ送らない状態となる。
【００３６】
そして、上記構成において、割り込みイネーブル回路１７の２個の出力端子の一方からアンド回路１８にハイレベル信号が出力されている状態で、ＦＲＣ２のカウント値がセットレジスタ３のセット値に一致すると、比較器５からハイレベル信号がアンド回路１８に与えられる。これにより、アンド回路１８からハイレベル信号が出力され、このハイレベル信号がオア回路２０へ与えられ、更に、オア回路２０からＣＰＵ１０へハイレベル信号、即ち、割り込み情報が送られるようになっている。
【００３７】
同様にして、割り込みイネーブル回路１７の２個の出力端子の他方からアンド回路１９にハイレベル信号が出力されている状態で、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致すると、比較器６からハイレベル信号がアンド回路１９に与えられる。これにより、アンド回路１９からハイレベル信号が出力され、このハイレベル信号がオア回路２０へ与えられ、更に、オア回路２０からＣＰＵ１０へハイレベル信号、即ち、割り込み情報が送られるようになっている。尚、上述した以外の第３の実施例の構成は、第１の実施例の構成と同じ構成となっている。
【００３８】
従って、第３の実施例においても、第１の実施例と同じ作用効果を得ることができる。特に、第３の実施例においては、ＦＲＣ２のカウント値がセットレジスタ３のセット値に一致した時点、または、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致した時点、または、上記両方の時点のいずれかで、割り込み情報をＣＰＵ１０へ送るように構成した。このため、信号出力回路１２から出力されるパルス信号の立上りエッジまたは立下りエッジまたは両方のエッジで割り込み処理を実行させることが容易に可能となる。
【００３９】
尚、上記第３の実施例では、パルス発生装置１を１つ設ける構成としたが、これに代えて、第２の実施例と同じように、パルス発生装置１を２つ以上設けるように構成しても良い。そして、この構成の場合、複数のパルス発生装置１のＦＲＣ２のカウント値がセットレジスタ３のセット値に一致した時点、または、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致した時点、または、上記両方の時点のいずれかで、割り込み情報をＣＰＵ１０へ送る割り込み回路を設けるように構成することが好ましい。
【００４０】
図５及び図６は、本発明の第４の実施例を示すものである。尚、第１の実施例と同一部分には同一符号を付している。上記第４の実施例では、複数例えばｎ個のセットレジスタ２１-1〜２１-nを設けると共に、複数例えばｍ個のリセットレジスタ２２-1〜２２-mを設けている。そして、信号出力回路１２に代わる信号出力回路２３は、ＦＲＣ２のカウント値が上記ｎ個のセットレジスタ２１-1〜２１-nの各セット値に一致したときに、ハイレベルまたはロウレベルの信号を出力するセット処理を行い、ＦＲＣ２のカウント値が上記ｍ個のリセットレジスタ２２-1〜２２-mの各リセット値に一致したときに、ロウレベルまたはハイレベルの信号を出力するリセット処理を行うように構成されている。以下、この信号出力回路２３の具体的構成について説明する。
【００４１】
上記信号出力回路２３は、（ｎ＋ｍ）個の比較器２４-1〜２４-n、２５-1〜２５-m、２個のオア回路２６、２７、Ｓ−Ｒフリップフロップ７、ＥＸ−ＯＲ回路８及び極性選択回路１１から構成されている。ここで、ｎ個の比較器２４-1〜２４-nは、ＦＲＣ２のカウント値と第１〜第ｎのセットレジスタ２１-1〜２１-nのセット値とを比較し、両者が一致したときにハイレベル信号を出力し、それ以外のときにロウレベル信号を出力するように構成されている。そして、上記ｎ個の比較器２４-1〜２４-nの各出力信号は、一方のオア回路２６に与えられている。このオア回路２６は、比較器２４-1〜２４-nからの出力信号のいずれかがハイレベルのときにハイレベル信号をＳ−Ｒフリップフロップ７のセット端子Ｓに与え、比較器２４-1〜２４-nからの出力信号がすべてロウレベルのときにロウレベル信号をＳ−Ｒフリップフロップ７のセット端子Ｓに与える。
【００４２】
同様にして、ｍ個の比較器２５-1〜２５-mは、ＦＲＣ２のカウント値と第１〜第ｍのリセットレジスタ２２-1〜２２-mのリセット値とを比較し、両者が一致したときにハイレベル信号を出力し、それ以外のときにロウレベル信号を出力するように構成されている。そして、上記ｍ個の比較器２５-1〜２５-nの各出力信号は、他方のオア回路２７に与えられている。このオア回路２７は、比較器２５-1〜２５-nからの出力信号のいずれかがハイレベルのときにハイレベル信号をＳ−Ｒフリップフロップ７のリセット端子Ｒに与え、比較器２５-1〜２５-nからの出力信号がすべてロウレベルのときにロウレベル信号をＳ−Ｒフリップフロップ７のリセット端子Ｒに与える。また、Ｓ−Ｒフリップフロップ７、ＥＸ−ＯＲ回路８、極性選択回路１１は、第１の実施例の各回路と同じ構成である。
【００４３】
次に、上記第４の実施例のパルス信号発生動作について、図６も参照して簡単に説明する。今、第１〜第４のセットレジスタ２１-1〜２１-4に第１〜第４のセット値としてＳＴＲ１〜ＳＴＲ４がセットされ、第１〜第４のリセットレジスタ２２-1〜２２-4に第１〜第４のリセット値としてＲＴＲ１〜ＲＴＲ４がセットされているとする。但し、ＳＴＲ１＜ＲＴＲ１＜ＳＴＲ２＜ＲＴＲ２＜ＳＴＲ３＜ＲＴＲ３＜ＳＴＲ４＜ＲＴＲ４であるとする。また、極性選択回路１１からロウレベルの極性選択信号が出力されているとする。
【００４４】
さて、ＦＲＣ２がカウントアップを開始して、そのカウント値が第１のセットレジスタ２１-1の第１のセット値であるＳＴＲ１に一致すると、比較器２４-1からハイレベル信号がオア回路２６に与えられ、オア回路２６はハイレベル信号をＳ−Ｒフリップフロップ７のセット端子Ｓに与える。これにより、Ｓ−Ｒフリップフロップ７は出力端子Ｑからハイレベル信号を出力し、ＥＸ−ＯＲ回路８はハイレベル信号を出力する。
【００４５】
この後、ＦＲＣ２のカウント値が第１のリセットレジスタ２２-1の第１のリセット値であるＲＴＲ１に一致すると、比較器２５-1からハイレベル信号がオア回路２７に与えられ、オア回路２７はハイレベル信号をＳ−Ｒフリップフロップ７のリセット端子Ｒに与える。これにより、Ｓ−Ｒフリップフロップ７は、出力端子Ｑからロウレベル信号を出力し、ＥＸ−ＯＲ回路８はロウレベル信号を出力する。
【００４６】
更に、ＦＲＣ２のカウント動作が進行してそのカウント値が第２のセットレジスタ２１-2の第２のセット値であるＳＴＲ２に一致すると、比較器２４-2からハイレベル信号がオア回路２６に与えられ、オア回路２６はハイレベル信号をＳ−Ｒフリップフロップ７のセット端子Ｓに与える。これにより、Ｓ−Ｒフリップフロップ７は出力端子Ｑからハイレベル信号を出力し、ＥＸ−ＯＲ回路８はハイレベル信号を出力する。
【００４７】
この後、ＦＲＣ２のカウント値が第２のリセットレジスタ２２-2の第２のリセット値であるＲＴＲ２に一致すると、比較器２５-2からハイレベル信号がオア回路２７に与えられ、オア回路２７はハイレベル信号をＳ−Ｒフリップフロップ７のリセット端子Ｒに与える。これにより、Ｓ−Ｒフリップフロップ７はその出力端子Ｑからロウレベル信号を出力し、ＥＸ−ＯＲ回路８はロウレベル信号を出力する。以下、同様なパルス発生動作が繰り返えされることにより、ＥＸ−ＯＲ回路８から出力されたパルス信号は、図６に示すような信号波形となる。
【００４８】
また、上述した以外の第４の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第４の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。特に、第４の実施例においては、複数個のセットレジスタ２１-1〜２１-nを設けると共に、複数個のリセットレジスタ２２-1〜２２-mを設け、ＦＲＣ２のカウント値が複数個のセットレジスタ２１-1〜２１-nの各セット値に一致したときに、ハイレベルまたはロウレベルの信号を出力し、ＦＲＣ２のカウント値が複数個のリセットレジスタ２２-1〜２２-mの各リセット値に一致したときに、ロウレベルまたはハイレベルの信号を出力するように構成した。これにより、図６に示すように、複数のパルス幅のパルスを組み合わせたパルス信号を簡単に発生させることができる。
【００４９】
尚、上記各実施例では、本発明のパルス発生装置を、シングルチップマイコンに組み込む構成としたが、これに限られるものではなく、マルチチップモジュール（ＭＣＭ）やハイブリッド集積回路などに組み込む構成としても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図
【図２】タイムチャート
【図３】本発明の第２の実施例を示すブロック図
【図４】本発明の第３の実施例を示すブロック図
【図５】本発明の第４の実施例を示すブロック図
【図６】タイムチャート
【符号の説明】
１はパルス発生装置、２はフリーランニングカウンタ、３はセットレジスタ、４はリセットレジスタ、５、６は比較器、７はＳ−Ｒフリップフロップ、８はイクスクルーシブオア回路、１０はＣＰＵ、１１は極性選択回路、１２は信号出力回路、１３はインプットキャプチャレジスタ、１６は割り込み回路、２１-1〜２１-nはセットレジスタ、２２-1〜２２-mはリセットレジスタ、２３は信号出力回路、２４-1〜２４-n、２５-1〜２５-mは比較器、２６、２７はオア回路を示す。
【発明の属する技術分野】
本発明は、マイコン等の集積回路に組み込むことに好適するパルス発生装置、このパルス発生装置を組み込んで構成されたマルチチップモジュール、及び、上記パルス発生装置を組み込んで構成されたシングルチップマイコンに関する。
【０００２】
【従来の技術】
マイコンに組み込むパルス発生装置として、いわゆるアウトプットコンペア形のタイマ回路が従来より知られている。このアウトプットコンペア形の回路は、１個のレジスタと、フリーランニングカウンタと、レジスタ内にセットされた数値とフリーランニングカウンタのカウント値を比較する比較回路とを備えている。この構成の場合、まずマイコンのＣＰＵがレジスタに第１の数値をセットすると、この後、フリーランニングカウンタのカウント値とレジスタ内の第１の数値が一致したときに、比較回路が一致信号を出力し、この一致信号を受けて例えばハイレベルの信号を出力するように構成されている。
【０００３】
次に、マイコンのＣＰＵがレジスタに第２の数値をセットすると、この後、フリーランニングカウンタのカウント値とレジスタ内の第２の数値が一致したときに、比較回路が一致信号を出力し、この一致信号を受けて例えばロウレベルの信号を出力するように構成されている。これにより、上記アウトプットコンペア形の回路は、第２の数値から第１の数値を減算した数値に対応するパルス幅のパルス信号を出力するように構成されている。
【０００４】
【発明が解決しようとする課題】
上記従来構成では、パルス信号を発生させるに際して、レジスタに第１の数値をセットするための割り込み処理と、レジスタに第２の数値をセットするための割り込み処理とが必要である。このため、マイコンで設定可能な２回の割り込み処理の最小時間間隔よりも短いパルス幅のパルス信号を発生させることができないという問題点があった。また、あるパルス幅のパルス信号を発生させるに当たって、２回の割り込み処理が必要であるので、ＣＰＵに対してプログラム実行の負担（ソフトの負荷）がかなりかかってしまうという不具合もあった。
【０００５】
そこで、本発明の目的は、所望のパルス幅のパルス信号を発生させることができると共に、ＣＰＵに対するプログラム実行の負担を軽減することができるパルス発生装置、マルチチップモジュール及びシングルチップマイコンを提供するにある。
【０００６】
【課題を解決するための手段】
請求項１の発明によれば、フリーランニングカウンタのカウント値が複数のセットレジスタの各セット値に一致したときに、ハイレベルまたはロウレベルの信号が出力され、フリーランニングカウンタのカウント値が複数のリセットレジスタの各リセット値に一致したときに、ロウレベルまたはハイレベルの信号が出力される。この構成の場合、複数のセット値及び複数のリセット値を複数のセットレジスタ及び複数のリセットレジスタにセットするだけで、パルス信号を得ることができる。そして、セット値及びリセット値をセットレジスタ及びリセットレジスタにセットする処理は、１回の割り込み処理で実現できるから、割り込み処理の最小時間間隔よりも短いパルス幅のパルス信号を発生できないという従来構成の制約がなくなり、所望のパルス幅のパルス信号を発生させ得る。また、パルス信号を発生させるに当たって、１回の割り込み処理が必要なだけであるから、ＣＰＵに対するプログラム実行の負担を軽減できる。
【０００７】
請求項２の発明によれば、セットレジスタのセット値とリセットレジスタのリセット値とが一致しているときに、セット処理またはリセット処理のいずれか一方を優先的に実行するように構成した。これにより、仮にセットレジスタのセット値とリセットレジスタのリセット値とが一致するようなことがあっても、信号出力回路の出力信号が不安定になることを防止できる。
【０００８】
請求項３の発明のように、フリーランニングカウンタのカウント値がセットレジスタのセット値に一致したときに、割り込み情報をＣＰＵへ送る割り込み回路を備えることが好ましい。この構成によれば、パルス信号の立上りエッジまたは立下りエッジで割り込み処理を実行させることが可能になる。
【０００９】
また、請求項４の発明のように、フリーランニングカウンタのカウント値がリセットレジスタのリセット値に一致したときに、割り込み情報をＣＰＵへ送る割り込み回路を備えることが好ましい。この構成によれば、パルス信号の立上りエッジまたは立下りエッジで割り込み処理を実行させることが可能になる。
【００１０】
更に、請求項５の発明のように、請求項１ないし４のいずれかのパルス発生装置と、ＣＰＵと、ＲＡＭと、ＲＯＭとからマルチチップモジュールを構成することもできる。更にまた、請求項１ないし４のいずれかのパルス発生装置と、ＣＰＵと、ＲＡＭと、ＲＯＭとからシングルチップマイコンを構成することもでき、小型に実現できる。
【００１１】
【発明の実施の形態】
以下、本発明の第１の実施例について図１及び図２を参照しながら説明する。この第１の実施例のパルス発生装置は、例えばシングルチップマイコンに組み込まれたものである。図１は、第１の実施例のパルス発生装置１の電気的構成を示すブロック図である。この図１に示すように、パルス発生装置１は、フリーランニングカウンタ（以下、ＦＲＣと称す）２、セットレジスタ３、リセットレジスタ４、比較器５、６、Ｓ−Ｒフリップフロップ７及びイクスクルーシブオア回路（以下、ＥＸ−ＯＲ回路と称す）８を備えて構成されている。
【００１２】
上記ＦＲＣ２は、例えば１６ビットのＦＲＣであり、図２（ａ）に実線で示すように、００００ｈからＦＦＦＦｈまでカウントアップするカウント動作を繰り返し行うものである。セットレジスタ３及びリセットレジスタ４は、それぞれ例えば１６ビットのレジスタである。セットレジスタ３はセット値を記憶させるためのレジスタであり、リセットレジスタ４はリセット値を記憶させるためのレジスタである。
【００１３】
そして、ＦＲＣ２、セットレジスタ３及びリセットレジスタ４は、マイコンのシステムバス９に接続されている。このシステムバス９は、アドレスバスとデータバスから構成されている。上記システムバス９には、マイコンのＣＰＵ１０が接続されており、もって、ＣＰＵ１０とＦＲＣ２、セットレジスタ３及びリセットレジスタ４との各間でデータのやりとりが可能な構成となっている。
【００１４】
また、一方の比較器５は、ＦＲＣ２のカウント値とセットレジスタ３のセット値とを比較し、両者が一致したときにハイレベル信号を出力し、それ以外のときにロウレベル信号を出力するように構成されている。上記比較器５の出力信号は、Ｓ−Ｒフリップフロップ７のセット端子Ｓに与えられる。他方の比較器６は、ＦＲＣ２のカウント値とリセットレジスタ３のリセット値とを比較し、両者が一致したときにハイレベル信号を出力し、それ以外のときにロウレベル信号を出力するように構成されている。上記比較器６の出力信号は、Ｓ−Ｒフリップフロップ７のリセット端子Ｒに与えられる。
【００１５】
更に、Ｓ−Ｒフリップフロップ７は、セット端子Ｓにハイレベル信号を受けると、それ以降、出力端子Ｑからハイレベル信号を出力し、リセット端子Ｒにハイレベル信号を受けると、それ以降、出力端子Ｑからロウレベル信号を出力するように構成されている。上記Ｓ−Ｒフリップフロップ７の出力信号は、ＥＸ−ＯＲ回路８の一方の入力端子に与えられる。また、上記ＥＸ−ＯＲ回路８の他方の入力端子には、極性選択回路１１から出力される極性選択信号が与えられる。
【００１６】
そして、ＥＸ−ＯＲ回路８は、Ｓ−Ｒフリップフロップ７からの出力信号と極性選択回路１１からの極性選択信号との排他的論理和をとり、この排他的論理和の信号を出力するように構成されている。具体的には、極性選択信号がロウレベル信号（「０」の信号）のときは、Ｓ−Ｒフリップフロップ７からの出力信号がそのまま出力される（図２（ｂ）参照）。また、極性選択信号がハイレベル信号（「１」の信号）のときは、Ｓ−Ｒフリップフロップ７からの出力信号を反転させた信号が出力される（図２（ｃ）参照）ように構成されている。この構成の場合、比較器５、６、Ｓ−Ｒフリップフロップ７、ＥＸ−ＯＲ回路８及び極性選択回路１１が信号出力回路１２を構成している。
【００１７】
また、上記極性選択回路１１は、システムバス９に接続されており、ＣＰＵ１０によりコントロールされるように構成されている。即ち、ＣＰＵ１０は、システムバス９を介して極性選択回路１１に制御データを与えることにより、極性選択回路１１から出力される極性選択信号をハイレベルまたはロウレベルに切替設定することが可能になっている。
【００１８】
一方、システムバス９には、インプットキャプチャレジスタ（以下、ＩＣＲと称す）１３が接続されている。このＩＣＲ１３は、エッジ取り込み回路１４からラッチ信号を受けたときに、前記ＦＲＣ２のカウント値を読み込んで、その読み込み値を保持する機能を有している。そして、このＩＣＲ１３に保持されているカウント値は、ＣＰＵ１０により読み取り可能である。
【００１９】
上記エッジ取り込み回路１４は、外部入力端子１５を介して外部信号を入力し、この外部信号の立上りエッジまたは立下りエッジまたは両エッジを検出し（取り込み）、この検出した時点でラッチ信号を上記ＩＣＲ１３へ与えるように構成されている。また、エッジ取り込み回路１４は、システムバス９に接続されており、ＣＰＵ１０によりコントロールされるように構成されている。即ち、ＣＰＵ１０は、システムバス９を介してエッジ取り込み回路１４に制御データを与えることにより、エッジ取り込み回路１４が外部信号の立上りエッジまたは立下りエッジまたは両エッジのいずれを取り込むかを切替設定することが可能になっている。
【００２０】
この構成の場合、ＣＰＵ１０は、ＩＣＲ１３に保持されているカウント値に基づいて、外部信号の立上りエッジから立上りエッジまでの時間、立下りエッジから立下りエッジまでの時間、立上りエッジから立下りエッジまでの時間（パルス幅）等を検出することが可能な構成となっている。
【００２１】
次に、上記したパルス発生装置１の動作について図２も参照して説明する。まず、ＣＰＵ１０は、ＦＲＣ２のカウント値を読みながら予め決められたタイミングで（例えばＦＲＣ２のカウント値が００００ｈになった時点で）割り込み処理を実行し、セット値をセットレジスタ３に格納すると共に、リセット値をリセットレジスタ４に格納する。この後、ＦＲＣ２のカウントアップ動作が進行し、図２（ａ）に示す時刻ｔ１で、ＦＲＣ２のカウント値がセットレジスタ３のセット値に一致すると、比較器５からハイレベル信号がＳ−Ｒフリップフロップ７のセット端子Ｓに与えられる。
【００２２】
これにより、Ｓ−Ｒフリップフロップ７の出力端子Ｑからハイレベル信号が出力されるようになる。そして、今、極性選択回路１１からロウレベル（即ち、「０」）の極性選択信号がＥＸ−ＯＲ回路８に与えられているとすると、ＥＸ−ＯＲ回路８の出力端子からハイレベル信号が出力される（図２（ｂ）参照）。この後、ＦＲＣ２のカウントアップ動作が更に進行し、図２（ａ）に示す時刻ｔ２で、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致すると、比較器６からハイレベル信号がＳ−Ｒフリップフロップ７のリセット端子Ｒに与えられるようになる。
【００２３】
この結果、Ｓ−Ｒフリップフロップ７の出力端子Ｑからロウレベル信号が出力されるように切り替わる。ここで、極性選択回路１１からロウレベルの極性選択信号がＥＸ−ＯＲ回路８に与えられているから、ＥＸ−ＯＲ回路８の出力端子からロウレベル信号が出力されるようになる（図２（ｂ）参照）。これにより、ＥＸ−ＯＲ回路８の出力端子から、図２（ｂ）に示すような形状のパルス信号が出力される。
【００２４】
そしてこの後、ＦＲＣ２のカウント動作が更に進行しＦＦＦＦｈに達した後、００００ｈに戻って再びカウント動作が実行されると、上述した処理、即ち、パルス信号を出力する処理が繰り返し実行される。
【００２５】
尚、極性選択回路１１からハイレベル（即ち、「１」）の極性選択信号がＥＸ−ＯＲ回路８に与えられている場合には、ＥＸ−ＯＲ回路８の出力端子から出力されるパルス信号は、図２（ｃ）に示すように、上述したパルス信号（図２（ｂ）参照）の反転信号となる。
【００２６】
即ち、上記構成においては、極性選択信号がロウレベルの場合、ＦＲＣ２のカウント値がセットレジスタ３のセット値に一致したとき、ハイレベルの信号を出力するセット処理となり、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致したとき、ロウレベルの信号を出力するリセット処理となっている。また、極性選択信号がハイレベルの場合、ＦＲＣ２のカウント値がセットレジスタ３のセット値に一致したとき、ロウレベルの信号を出力するセット処理となり、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致したとき、ハイレベルの信号を出力するリセット処理となっている。
【００２７】
また、上記実施例のＳ−Ｒフリップフロップ７は、セットレジスタ３のセット値とリセットレジスタ４のリセット値とが一致しているとき、即ち、セット端子Ｓとリセット端子Ｒとに同時にハイレベル信号を受けたときに、セット処理を優先的に実行するように構成されている。この場合、セット処理に代えてリセット処理を優先的に実行するように構成することも好ましい。尚、上記実施例のシングルチップマイコンには、上述したパルス発生装置１及びＣＰＵ１０等の他に、ＲＡＭ、ＲＯＭ、ＲＯＭ周辺回路（Ａ／Ｄ変換回路などの回路）などが組み込まれている。
【００２８】
このような構成の本実施例によれば、セット値及びリセット値をセットレジスタ３及びリセットレジスタ４にセットするだけで、所望のパルス幅のパルス信号を発生させることができる。そして、セット値及びリセット値をセットレジスタ３及びリセットレジスタ４にセットする処理は、１回のソフト割り込み処理で実現できるから、アウトプットコンペア形の従来構成とは異なり、割り込み処理の最小時間間隔よりも短いパルス幅のパルス信号を発生させることも可能となる。また、パルス信号を発生させるに当たって、１回のソフト割り込み処理が必要なだけであるから、ソフトによるオーバーヘッド時間を削減することができ、ＣＰＵ１０に対するプログラム実行の負担を軽減することができる。
【００２９】
更に、上記実施例では、信号出力回路１２のＳ−Ｒフリップフロップ７は、セット端子Ｓとリセット端子Ｒとに同時にハイレベル信号を受けたときに、セット処理を優先的に実行するように構成されている。これにより、セットレジスタ３のセット値とリセットレジスタ４のリセット値とが万一一致するようなことがあっても、Ｓ−Ｒフリップフロップ７ひいては信号出力回路１２の出力信号が不安定になることを確実に防止できる。
【００３０】
尚、上記実施例では、信号出力回路１２を比較器５、６及びＳ−Ｒフリップフロップ７等で構成したが、これに限られるものではなく、他の論理回路を適宜組み合わせて同じ機能を得るように構成しても良い。
【００３１】
また、上記実施例では、シングルチップマイコンにパルス発生装置１を１つ設ける構成としたが、これに代えて、図３に示す第２の実施例のように、パルス発生装置１を２つ以上設けるように構成しても良い。この構成の場合、複数のパルス発生装置１は、１個のＦＲＣ２を共用するように構成されている。このように複数のパルス発生装置１を設けると、複数の（パルス幅の）パルス信号を簡単に得ることができる。また、図３に示す第２の実施例の場合、ＩＣＲ１３についても、２つ以上設ける構成としている。更に、複数のＩＣＲ１３並びに複数のパルス発生装置１は、１個のＦＲＣ２を共用するように構成されている。
【００３２】
図４は、本発明の第３の実施例を示すものである。尚、第１の実施例と同一部分には同一符号を付している。上記第３の実施例では、ＦＲＣ２のカウント値がセットレジスタ３のセット値に一致したとき、または、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致したときに、割り込み情報をＣＰＵ１０へ送る割り込み回路１６を設けた。
【００３３】
この割り込み回路１６は、システムバス９に接続された割り込みイネーブル回路１７と、２個のアンド回路１８、１９と、１個のオア回路２０とから構成されている。上記割り込みイネーブル回路１７の２個の出力端子は、アンド回路１８、１９の各一方の入力端子に接続されている。上記アンド回路１８、１９の各他方の入力端子は、比較器５、６の出力端子に接続されている。そして、アンド回路１８、１９の各出力端子は、オア回路２０の入力端子に接続されている。上記オア回路２０の出力端子は、ＣＰＵ１０に接続されている。
【００３４】
この構成の場合、割り込みイネーブル回路１７は、ＣＰＵ１０から制御されることにより、次の３つの割り込み許可モードを切替設定できるように構成されている。第１の割り込み許可モードは、ＦＲＣ２のカウント値がセットレジスタ３のセット値に一致した時点で割り込みを許可するモードであり、第２の割り込み許可モードは、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致した時点で割り込みを許可するモードであり、第３の割り込み許可モードは、上記両方の時点で割り込みを許可するモードである。
【００３５】
具体的には、割り込みイネーブル回路１７の２個の出力端子の一方（アンド回路１８に接続された方）からハイレベル信号を出力し、他方（アンド回路１９に接続された方）からロウレベル信号を出力するモードが、上記第１の割り込み許可モードとなる。そして、２個の出力端子の一方からロウレベル信号を出力し、他方からハイレベル信号を出力するモードが、上記第２の割り込み許可モードとなる。また、２個の出力端子から共にハイレベル信号を出力するモードが、上記第３の割り込み許可モードとなる。尚、２個の出力端子から共にロウレベル信号を出力するときは、上記各割り込み情報をＣＰＵ１０へ送らない状態となる。
【００３６】
そして、上記構成において、割り込みイネーブル回路１７の２個の出力端子の一方からアンド回路１８にハイレベル信号が出力されている状態で、ＦＲＣ２のカウント値がセットレジスタ３のセット値に一致すると、比較器５からハイレベル信号がアンド回路１８に与えられる。これにより、アンド回路１８からハイレベル信号が出力され、このハイレベル信号がオア回路２０へ与えられ、更に、オア回路２０からＣＰＵ１０へハイレベル信号、即ち、割り込み情報が送られるようになっている。
【００３７】
同様にして、割り込みイネーブル回路１７の２個の出力端子の他方からアンド回路１９にハイレベル信号が出力されている状態で、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致すると、比較器６からハイレベル信号がアンド回路１９に与えられる。これにより、アンド回路１９からハイレベル信号が出力され、このハイレベル信号がオア回路２０へ与えられ、更に、オア回路２０からＣＰＵ１０へハイレベル信号、即ち、割り込み情報が送られるようになっている。尚、上述した以外の第３の実施例の構成は、第１の実施例の構成と同じ構成となっている。
【００３８】
従って、第３の実施例においても、第１の実施例と同じ作用効果を得ることができる。特に、第３の実施例においては、ＦＲＣ２のカウント値がセットレジスタ３のセット値に一致した時点、または、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致した時点、または、上記両方の時点のいずれかで、割り込み情報をＣＰＵ１０へ送るように構成した。このため、信号出力回路１２から出力されるパルス信号の立上りエッジまたは立下りエッジまたは両方のエッジで割り込み処理を実行させることが容易に可能となる。
【００３９】
尚、上記第３の実施例では、パルス発生装置１を１つ設ける構成としたが、これに代えて、第２の実施例と同じように、パルス発生装置１を２つ以上設けるように構成しても良い。そして、この構成の場合、複数のパルス発生装置１のＦＲＣ２のカウント値がセットレジスタ３のセット値に一致した時点、または、ＦＲＣ２のカウント値がリセットレジスタ４のリセット値に一致した時点、または、上記両方の時点のいずれかで、割り込み情報をＣＰＵ１０へ送る割り込み回路を設けるように構成することが好ましい。
【００４０】
図５及び図６は、本発明の第４の実施例を示すものである。尚、第１の実施例と同一部分には同一符号を付している。上記第４の実施例では、複数例えばｎ個のセットレジスタ２１-1〜２１-nを設けると共に、複数例えばｍ個のリセットレジスタ２２-1〜２２-mを設けている。そして、信号出力回路１２に代わる信号出力回路２３は、ＦＲＣ２のカウント値が上記ｎ個のセットレジスタ２１-1〜２１-nの各セット値に一致したときに、ハイレベルまたはロウレベルの信号を出力するセット処理を行い、ＦＲＣ２のカウント値が上記ｍ個のリセットレジスタ２２-1〜２２-mの各リセット値に一致したときに、ロウレベルまたはハイレベルの信号を出力するリセット処理を行うように構成されている。以下、この信号出力回路２３の具体的構成について説明する。
【００４１】
上記信号出力回路２３は、（ｎ＋ｍ）個の比較器２４-1〜２４-n、２５-1〜２５-m、２個のオア回路２６、２７、Ｓ−Ｒフリップフロップ７、ＥＸ−ＯＲ回路８及び極性選択回路１１から構成されている。ここで、ｎ個の比較器２４-1〜２４-nは、ＦＲＣ２のカウント値と第１〜第ｎのセットレジスタ２１-1〜２１-nのセット値とを比較し、両者が一致したときにハイレベル信号を出力し、それ以外のときにロウレベル信号を出力するように構成されている。そして、上記ｎ個の比較器２４-1〜２４-nの各出力信号は、一方のオア回路２６に与えられている。このオア回路２６は、比較器２４-1〜２４-nからの出力信号のいずれかがハイレベルのときにハイレベル信号をＳ−Ｒフリップフロップ７のセット端子Ｓに与え、比較器２４-1〜２４-nからの出力信号がすべてロウレベルのときにロウレベル信号をＳ−Ｒフリップフロップ７のセット端子Ｓに与える。
【００４２】
同様にして、ｍ個の比較器２５-1〜２５-mは、ＦＲＣ２のカウント値と第１〜第ｍのリセットレジスタ２２-1〜２２-mのリセット値とを比較し、両者が一致したときにハイレベル信号を出力し、それ以外のときにロウレベル信号を出力するように構成されている。そして、上記ｍ個の比較器２５-1〜２５-nの各出力信号は、他方のオア回路２７に与えられている。このオア回路２７は、比較器２５-1〜２５-nからの出力信号のいずれかがハイレベルのときにハイレベル信号をＳ−Ｒフリップフロップ７のリセット端子Ｒに与え、比較器２５-1〜２５-nからの出力信号がすべてロウレベルのときにロウレベル信号をＳ−Ｒフリップフロップ７のリセット端子Ｒに与える。また、Ｓ−Ｒフリップフロップ７、ＥＸ−ＯＲ回路８、極性選択回路１１は、第１の実施例の各回路と同じ構成である。
【００４３】
次に、上記第４の実施例のパルス信号発生動作について、図６も参照して簡単に説明する。今、第１〜第４のセットレジスタ２１-1〜２１-4に第１〜第４のセット値としてＳＴＲ１〜ＳＴＲ４がセットされ、第１〜第４のリセットレジスタ２２-1〜２２-4に第１〜第４のリセット値としてＲＴＲ１〜ＲＴＲ４がセットされているとする。但し、ＳＴＲ１＜ＲＴＲ１＜ＳＴＲ２＜ＲＴＲ２＜ＳＴＲ３＜ＲＴＲ３＜ＳＴＲ４＜ＲＴＲ４であるとする。また、極性選択回路１１からロウレベルの極性選択信号が出力されているとする。
【００４４】
さて、ＦＲＣ２がカウントアップを開始して、そのカウント値が第１のセットレジスタ２１-1の第１のセット値であるＳＴＲ１に一致すると、比較器２４-1からハイレベル信号がオア回路２６に与えられ、オア回路２６はハイレベル信号をＳ−Ｒフリップフロップ７のセット端子Ｓに与える。これにより、Ｓ−Ｒフリップフロップ７は出力端子Ｑからハイレベル信号を出力し、ＥＸ−ＯＲ回路８はハイレベル信号を出力する。
【００４５】
この後、ＦＲＣ２のカウント値が第１のリセットレジスタ２２-1の第１のリセット値であるＲＴＲ１に一致すると、比較器２５-1からハイレベル信号がオア回路２７に与えられ、オア回路２７はハイレベル信号をＳ−Ｒフリップフロップ７のリセット端子Ｒに与える。これにより、Ｓ−Ｒフリップフロップ７は、出力端子Ｑからロウレベル信号を出力し、ＥＸ−ＯＲ回路８はロウレベル信号を出力する。
【００４６】
更に、ＦＲＣ２のカウント動作が進行してそのカウント値が第２のセットレジスタ２１-2の第２のセット値であるＳＴＲ２に一致すると、比較器２４-2からハイレベル信号がオア回路２６に与えられ、オア回路２６はハイレベル信号をＳ−Ｒフリップフロップ７のセット端子Ｓに与える。これにより、Ｓ−Ｒフリップフロップ７は出力端子Ｑからハイレベル信号を出力し、ＥＸ−ＯＲ回路８はハイレベル信号を出力する。
【００４７】
この後、ＦＲＣ２のカウント値が第２のリセットレジスタ２２-2の第２のリセット値であるＲＴＲ２に一致すると、比較器２５-2からハイレベル信号がオア回路２７に与えられ、オア回路２７はハイレベル信号をＳ−Ｒフリップフロップ７のリセット端子Ｒに与える。これにより、Ｓ−Ｒフリップフロップ７はその出力端子Ｑからロウレベル信号を出力し、ＥＸ−ＯＲ回路８はロウレベル信号を出力する。以下、同様なパルス発生動作が繰り返えされることにより、ＥＸ−ＯＲ回路８から出力されたパルス信号は、図６に示すような信号波形となる。
【００４８】
また、上述した以外の第４の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第４の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。特に、第４の実施例においては、複数個のセットレジスタ２１-1〜２１-nを設けると共に、複数個のリセットレジスタ２２-1〜２２-mを設け、ＦＲＣ２のカウント値が複数個のセットレジスタ２１-1〜２１-nの各セット値に一致したときに、ハイレベルまたはロウレベルの信号を出力し、ＦＲＣ２のカウント値が複数個のリセットレジスタ２２-1〜２２-mの各リセット値に一致したときに、ロウレベルまたはハイレベルの信号を出力するように構成した。これにより、図６に示すように、複数のパルス幅のパルスを組み合わせたパルス信号を簡単に発生させることができる。
【００４９】
尚、上記各実施例では、本発明のパルス発生装置を、シングルチップマイコンに組み込む構成としたが、これに限られるものではなく、マルチチップモジュール（ＭＣＭ）やハイブリッド集積回路などに組み込む構成としても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図
【図２】タイムチャート
【図３】本発明の第２の実施例を示すブロック図
【図４】本発明の第３の実施例を示すブロック図
【図５】本発明の第４の実施例を示すブロック図
【図６】タイムチャート
【符号の説明】
１はパルス発生装置、２はフリーランニングカウンタ、３はセットレジスタ、４はリセットレジスタ、５、６は比較器、７はＳ−Ｒフリップフロップ、８はイクスクルーシブオア回路、１０はＣＰＵ、１１は極性選択回路、１２は信号出力回路、１３はインプットキャプチャレジスタ、１６は割り込み回路、２１-1〜２１-nはセットレジスタ、２２-1〜２２-mはリセットレジスタ、２３は信号出力回路、２４-1〜２４-n、２５-1〜２５-mは比較器、２６、２７はオア回路を示す。
Claims (6)
- フリーランニングカウンタと、
セット値を記憶する複数のセットレジスタと、
リセット値を記憶する複数のリセットレジスタと、
前記フリーランニングカウンタのカウント値が前記複数のセットレジスタの各セット値に一致したときに、ハイレベルまたはロウレベルの信号を出力するセット処理を行い、前記フリーランニングカウンタのカウント値が前記複数のリセットレジスタの各リセット値に一致したときに、ロウレベルまたはハイレベルの信号を出力するリセット処理を行う信号出力回路とを備え、
前記信号出力回路は、前記フリーランニングカウンタのカウント値と前記複数のセットレジスタの各セット値とを比較するセット用の複数の比較器と、これらセット用の複数の比較器の各出力信号のオアをとるセット用のオア回路と、前記フリーランニングカウンタのカウント値と前記複数のリセットレジスタの各リセット値とを比較するリセット用の複数の比較器と、これらリセット用の複数の比較器の各出力信号のオアをとるリセット用のオア回路と、前記セット用のオア回路の出力信号をセット端子Ｓに入力すると共に前記リセット用のオア回路の出力信号をリセット端子Ｒに入力するＳ−Ｒフリップフロップとを備えていることを特徴とするパルス発生装置。 - 前記信号出力回路は、前記セットレジスタのセット値と前記リセットレジスタのリセット値とが一致しているときに、セット処理またはリセット処理のいずれか一方を優先的に実行するように構成されていることを特徴とする請求項１記載のパルス発生装置。
- 前記フリーランニングカウンタのカウント値が前記セットレジスタのセット値に一致したときに、割り込み情報をＣＰＵへ送る割り込み回路を備えたことを特徴とする請求項１または２記載のパルス発生装置。
- 前記フリーランニングカウンタのカウント値が前記リセットレジスタのリセット値に一致したときに、割り込み情報をＣＰＵへ送る割り込み回路を備えたことを特徴とする請求項１または２記載のパルス発生装置。
- 請求項１ないし４のいずれかに記載のパルス発生装置と、ＣＰＵと、ＲＡＭと、ＲＯＭとを備えて成るマルチチップモジュール。
- 請求項１ないし４のいずれかに記載のパルス発生装置と、ＣＰＵと、ＲＡＭと、ＲＯＭとを備えて成るシングルチップマイコン。
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| JPH1155093A (ja) | 1999-02-26 |
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