JP2734940B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2734940B2 JP2734940B2 JP5184110A JP18411093A JP2734940B2 JP 2734940 B2 JP2734940 B2 JP 2734940B2 JP 5184110 A JP5184110 A JP 5184110A JP 18411093 A JP18411093 A JP 18411093A JP 2734940 B2 JP2734940 B2 JP 2734940B2
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に複数の機能ブロックを有する場合のテストを
容易にする半導体集積回路（ＩＣ）装置に関する。
関し、特に複数の機能ブロックを有する場合のテストを
容易にする半導体集積回路（ＩＣ）装置に関する。
【０００２】
【従来の技術】一般にＩＣ装置は、機能の複雑化に伴っ
てそのテスト生成コストが対象とする回路規模の３乗に
比例して増大するといわれ、回路規模の大きなＶＬＳ
Ｉ，特に多品種小量生産の特定用途向け集積回路（ＡＳ
ＩＣ）では、ＩＣテスト方式の設計の問題が大きくクロ
ーズアップされている。したがって、複数の機能ブロッ
クが１チップ上に生成されたＩＣについて、テストを各
機能別に分割してテストパターンの共通化、共用化を計
り、チップ内にテストのための回路を設けて、テストを
各機能ブロック別に実施して簡素化を図ることが提案さ
れ、実施されている。
てそのテスト生成コストが対象とする回路規模の３乗に
比例して増大するといわれ、回路規模の大きなＶＬＳ
Ｉ，特に多品種小量生産の特定用途向け集積回路（ＡＳ
ＩＣ）では、ＩＣテスト方式の設計の問題が大きくクロ
ーズアップされている。したがって、複数の機能ブロッ
クが１チップ上に生成されたＩＣについて、テストを各
機能別に分割してテストパターンの共通化、共用化を計
り、チップ内にテストのための回路を設けて、テストを
各機能ブロック別に実施して簡素化を図ることが提案さ
れ、実施されている。
【０００３】例えば、図５（Ａ）に示すように、従来は
個々の機能ブロックのデータバスのみが入出力ポートに
接続されていたものを、アドレスバス５３０やコントロ
ールバス５３２をもマルチプレクサ付きの入出力ポート
５１０に接続し、個々のメモリ５０２や周辺回路５０３
をＣＰＵ５０１から切り離して、テストパターンにより
ポート５１０から直接テストできるようにすることが、
特開平１−１１６７３６号等により開示されている。こ
の入出力ポート５１０は、図５（Ｂ）に示す１つのポー
トのように、テストモードの時にテストパターンを直接
機能ブロックに接続するための３ステート人力バッファ
５１１と、機能ブロックからのテスト出力信号を直接ポ
ート端子へ出力する出力データマルチプレクサ５１２
と、３ステート出力バッファ５１３をＣＰＵ５０１の制
御動作とは独立に任意に操作するための出力バッファコ
ントロール５１４とが設けられている。
個々の機能ブロックのデータバスのみが入出力ポートに
接続されていたものを、アドレスバス５３０やコントロ
ールバス５３２をもマルチプレクサ付きの入出力ポート
５１０に接続し、個々のメモリ５０２や周辺回路５０３
をＣＰＵ５０１から切り離して、テストパターンにより
ポート５１０から直接テストできるようにすることが、
特開平１−１１６７３６号等により開示されている。こ
の入出力ポート５１０は、図５（Ｂ）に示す１つのポー
トのように、テストモードの時にテストパターンを直接
機能ブロックに接続するための３ステート人力バッファ
５１１と、機能ブロックからのテスト出力信号を直接ポ
ート端子へ出力する出力データマルチプレクサ５１２
と、３ステート出力バッファ５１３をＣＰＵ５０１の制
御動作とは独立に任意に操作するための出力バッファコ
ントロール５１４とが設けられている。
【０００４】また、図６に示すように、マイコンコア６
０２、ランダムロジック回路６０３等の機能ブロック
に、それぞれ外部に対する入出力用として、専用端子回
路６１２、６１３と、各機能ブロックに共通の共通共用
端子回路６１０、各機能ブロックを選択できる選択共用
端子回路６１１を設け、モード信号入力回路６１９から
入力されたモード設定信号によりモード設定信号発生回
路６０１を駆動して、個々の機能ブロックを共用の入出
力端子回路を選択的に接続することにより、外部から機
能ブロックごとにテストできるようにする案が特開平３
−２３６５８号により開示されている。
０２、ランダムロジック回路６０３等の機能ブロック
に、それぞれ外部に対する入出力用として、専用端子回
路６１２、６１３と、各機能ブロックに共通の共通共用
端子回路６１０、各機能ブロックを選択できる選択共用
端子回路６１１を設け、モード信号入力回路６１９から
入力されたモード設定信号によりモード設定信号発生回
路６０１を駆動して、個々の機能ブロックを共用の入出
力端子回路を選択的に接続することにより、外部から機
能ブロックごとにテストできるようにする案が特開平３
−２３６５８号により開示されている。
【０００５】さらに、各機能ブロックにテスト用の端子
を設けるとともに、機能ブロックに内蔵されたモードセ
レクタによる動作モードを制御して、個別の機能ブロッ
クを選択的にテストする方法が、例えば「ＡＳＩＣのテ
スト容易化設計」（ＮＥＣ技法、ｖｏｌ．４５、Ｎｏ．
８／１９９２）、公開されている。この方法は、図７に
示すように、各機能ブロック７０１、７０２、７０３の
テスト用端子をバス接続し、テスト人力信号バス７３５
とテスト出力信号バス７３４としてチップの入出力端子
回路に接続するとともに、各機能ブロックに対するテス
トモードをテスト対象とテスト非対象とに区別して指示
するものである。
を設けるとともに、機能ブロックに内蔵されたモードセ
レクタによる動作モードを制御して、個別の機能ブロッ
クを選択的にテストする方法が、例えば「ＡＳＩＣのテ
スト容易化設計」（ＮＥＣ技法、ｖｏｌ．４５、Ｎｏ．
８／１９９２）、公開されている。この方法は、図７に
示すように、各機能ブロック７０１、７０２、７０３の
テスト用端子をバス接続し、テスト人力信号バス７３５
とテスト出力信号バス７３４としてチップの入出力端子
回路に接続するとともに、各機能ブロックに対するテス
トモードをテスト対象とテスト非対象とに区別して指示
するものである。
【０００６】
【発明が解決しようとする課題】しかし、上述の従来の
方法は、それぞれテストを容易にすることはできるが、
なお次のような問題を含んでいる。
方法は、それぞれテストを容易にすることはできるが、
なお次のような問題を含んでいる。
【０００７】図５の第１の従来例は、個々の機能ブロッ
クのテスト中にＣＰＵを切り離すことが考慮されていな
いので、３ステート人力バッファを介して与えられるテ
ストパターンと、ＣＰＵから個々の機能ブロックに接続
されているアドレスバス、コントロールバスまたはＣＰ
Ｕデータバスとが衝突し、他の機能ブロックの動作によ
り特定の機能ブロックのテストに悪影響を及ぼす。ま
た、特定の機能ブロックのテスト中にＣＰＵやテスト非
対象の他の機能ブロックが動作し、ノイズの発生や消費
電流の増加の問題がある。
クのテスト中にＣＰＵを切り離すことが考慮されていな
いので、３ステート人力バッファを介して与えられるテ
ストパターンと、ＣＰＵから個々の機能ブロックに接続
されているアドレスバス、コントロールバスまたはＣＰ
Ｕデータバスとが衝突し、他の機能ブロックの動作によ
り特定の機能ブロックのテストに悪影響を及ぼす。ま
た、特定の機能ブロックのテスト中にＣＰＵやテスト非
対象の他の機能ブロックが動作し、ノイズの発生や消費
電流の増加の問題がある。
【０００８】図６の第２の従来例は、共用端子回路６１
０に対して信号を共用する全機能ブロックから信号線を
接続しなければならないので、チップの端子回路の配線
量の加速度的な増加を避けるために機能ブロックの数が
制限され、集積度が低下する。例えばマイクロコンピュ
ータ、ＲＡＭ、ＲＯＭ、汎用のタイマー、ＤＭＡ、汎用
のシリアル入出力部が集積されたごく一般的なチップで
も６つの機能ブロックからの信号線が集中する。しか
も、１つの端子に接続された複数の機能ブロックからの
信号線の中から特定の機能ブロックを選択するために
は、マルチプレクサを必要とし、回路が複雑になり、占
有面積や伝送時間を増大するという欠点がある。
０に対して信号を共用する全機能ブロックから信号線を
接続しなければならないので、チップの端子回路の配線
量の加速度的な増加を避けるために機能ブロックの数が
制限され、集積度が低下する。例えばマイクロコンピュ
ータ、ＲＡＭ、ＲＯＭ、汎用のタイマー、ＤＭＡ、汎用
のシリアル入出力部が集積されたごく一般的なチップで
も６つの機能ブロックからの信号線が集中する。しか
も、１つの端子に接続された複数の機能ブロックからの
信号線の中から特定の機能ブロックを選択するために
は、マルチプレクサを必要とし、回路が複雑になり、占
有面積や伝送時間を増大するという欠点がある。
【０００９】図７の第３の従来例でも、機能ブロックの
全ての通常入力信号と通常出力信号に対して同数のテス
ト入力信号、テスト出力信号を必要とし、通常入出力信
号は入力信号と出力信号とに分けたうえでそれぞれに対
してテスト入力信号とテスト出力信号を設けているの
で、テスト信号の数が多くなるという問題がある。
全ての通常入力信号と通常出力信号に対して同数のテス
ト入力信号、テスト出力信号を必要とし、通常入出力信
号は入力信号と出力信号とに分けたうえでそれぞれに対
してテスト入力信号とテスト出力信号を設けているの
で、テスト信号の数が多くなるという問題がある。
【００１０】本発明の目的は、上述の従来の方式の欠点
を軽減し、個別の機能ブロックのテストパターンの共通
化を計り、テスト信号線の本数を減少するとともに、テ
スト非対象の機能ブロックにおけるノイズの発生や電力
の浪費を防止できる半導体集積回路装置を提供すること
にある。
を軽減し、個別の機能ブロックのテストパターンの共通
化を計り、テスト信号線の本数を減少するとともに、テ
スト非対象の機能ブロックにおけるノイズの発生や電力
の浪費を防止できる半導体集積回路装置を提供すること
にある。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
装置は、外部からの入力により通常モードかテストモー
ドか、テストモードの場合はさらにどの機能ブロックを
選択してテストするかを判別し、通常モードの場合は、
各機能ブロックに対して通常モード信号を出力し、テス
トモードの場合は、選択された機能ブロックにテスト対
象モード信号を、選択されない機能ブロックにテスト非
対象モード信号を出力するテストモード制御回路と、通
常モード信号を受けたときは、各々その入力及び出力を
通常入力信号及び通常出力信号に接続し、テスト対象モ
ード信号を受けたときは、各々その入力及び出力をテス
トバスに接続し、テスト非対象モード信号を受けたとき
は、各々その入力及び出力をテストバスから切り離し、
入力をインアクティブなレベルに固定して保持し、通常
出力信号をインアクティブなレベルに固定して出力する
機能ブロックとを有する。
装置は、外部からの入力により通常モードかテストモー
ドか、テストモードの場合はさらにどの機能ブロックを
選択してテストするかを判別し、通常モードの場合は、
各機能ブロックに対して通常モード信号を出力し、テス
トモードの場合は、選択された機能ブロックにテスト対
象モード信号を、選択されない機能ブロックにテスト非
対象モード信号を出力するテストモード制御回路と、通
常モード信号を受けたときは、各々その入力及び出力を
通常入力信号及び通常出力信号に接続し、テスト対象モ
ード信号を受けたときは、各々その入力及び出力をテス
トバスに接続し、テスト非対象モード信号を受けたとき
は、各々その入力及び出力をテストバスから切り離し、
入力をインアクティブなレベルに固定して保持し、通常
出力信号をインアクティブなレベルに固定して出力する
機能ブロックとを有する。
【００１２】また、好ましくは、機能ブロックがテスト
モードのテスト非対象に指定された時、そのブロック入
力端子回路がそのブロックの入力回路にインアクティブ
なレベルの信号を入力し、そのブロック出力端子回路が
インアクティブなレベルの信号を通常の出力信号回路に
出力する。
モードのテスト非対象に指定された時、そのブロック入
力端子回路がそのブロックの入力回路にインアクティブ
なレベルの信号を入力し、そのブロック出力端子回路が
インアクティブなレベルの信号を通常の出力信号回路に
出力する。
【００１３】また、テスト信号が、機能ブロックとチッ
プの入力端子回路、出力端子回路または入出力端子回路
との間に直接１対１に接続された通常信号の入出力を介
して入力または出力されるか、または、複数の機能ブロ
ックにバス接続された通常信号のバスを介して、チップ
の入力端子回路、出力端子回路または入出力端子回路の
通常信号の入出力から入力または出力されてもよい。
プの入力端子回路、出力端子回路または入出力端子回路
との間に直接１対１に接続された通常信号の入出力を介
して入力または出力されるか、または、複数の機能ブロ
ックにバス接続された通常信号のバスを介して、チップ
の入力端子回路、出力端子回路または入出力端子回路の
通常信号の入出力から入力または出力されてもよい。
【００１４】また、リセット記号をインアクティブなレ
ベルに固定することによって、テスト非対象の機能ブロ
ックをリセット状態に固定することができる。
ベルに固定することによって、テスト非対象の機能ブロ
ックをリセット状態に固定することができる。
【００１５】また、スタテイック回路で設計されたテス
ト非対象の機能ブロックを、クロック信号をローレベル
またハイレベルに固定することによって、停止状態に保
持することができる。
ト非対象の機能ブロックを、クロック信号をローレベル
またハイレベルに固定することによって、停止状態に保
持することができる。
【００１６】
【作用】テスト信号が全ての機能ブロックにバス接続さ
れた最小本数のテスト入力信号バス、テスト出力信号バ
スを通じてチップの入力端子回路、出力端子回路もしく
は入出力端子回路に接続され、また、テスト非対象の機
能ブロックの入力回路、出力回路にインアクティブなレ
ベルの信号を入出力させてテスト対象の機能ブロックへ
の妨害を抑制することができる。
れた最小本数のテスト入力信号バス、テスト出力信号バ
スを通じてチップの入力端子回路、出力端子回路もしく
は入出力端子回路に接続され、また、テスト非対象の機
能ブロックの入力回路、出力回路にインアクティブなレ
ベルの信号を入出力させてテスト対象の機能ブロックへ
の妨害を抑制することができる。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１８】図１は本発明の１実施例のブロック構成
図、図２（Ａ）はブロック入力端子回路１２１のブロッ
ク図、（Ｂ）はインアクティブ付きブロック入力端子回
路１２１のブロック図、図３（Ａ）はブロック出力端子
回路１２２のブロック図、（Ｂ）はインアクティブ付き
ブロック出力端子回路１２２のブロック図、図１は
（Ａ）ブロック入出力端子回路１２３のブロック図、
（Ｂ）はインアクティブ付きブロック入出力端子回路１
２３のブロック図である。
図、図２（Ａ）はブロック入力端子回路１２１のブロッ
ク図、（Ｂ）はインアクティブ付きブロック入力端子回
路１２１のブロック図、図３（Ａ）はブロック出力端子
回路１２２のブロック図、（Ｂ）はインアクティブ付き
ブロック出力端子回路１２２のブロック図、図１は
（Ａ）ブロック入出力端子回路１２３のブロック図、
（Ｂ）はインアクティブ付きブロック入出力端子回路１
２３のブロック図である。
【００１９】図１において、本実施例のＩＣ装置１００
は、３つの機能ブロック、ＣＰＵ１０２、ＤＭＡコント
ローラ１０３、ランダムロジック回路（Ｌｏｇｉｃ）１
０４と、テスト制御ブロック１０１と、チップ外部との
信号入出力用の外部端子回路１１１−１１９と、機能ブ
ロック相互間及び外部端子回路との間に接続される信号
線１３０−１４０とを有する。また、各機能ブロック１
０２−１０３は、それぞれ、指定された通常動作時のモ
ードとテストモードとに応じて各ブロックに入力および
出力する信号を入力信号線群１３２、出力信号線群１３
３とテスト入力１３４、テスト出力バス１３５との間で
切り替えるブロック端子回路１２０を有する。
は、３つの機能ブロック、ＣＰＵ１０２、ＤＭＡコント
ローラ１０３、ランダムロジック回路（Ｌｏｇｉｃ）１
０４と、テスト制御ブロック１０１と、チップ外部との
信号入出力用の外部端子回路１１１−１１９と、機能ブ
ロック相互間及び外部端子回路との間に接続される信号
線１３０−１４０とを有する。また、各機能ブロック１
０２−１０３は、それぞれ、指定された通常動作時のモ
ードとテストモードとに応じて各ブロックに入力および
出力する信号を入力信号線群１３２、出力信号線群１３
３とテスト入力１３４、テスト出力バス１３５との間で
切り替えるブロック端子回路１２０を有する。
【００２０】信号線は、各機能ブロックにバス接続さ
れ、外部アドレス端子１１７、外部データ端子１１８を
通じて信号が入出力されるアドレスバス１３０、データ
バス１３１と、ＣＰＵ１０２、ＤＭＡ１０３の各機能ブ
ロックと外部端子回路１１１−１１３とを１対１に接続
するＮＭＩ、ＤＭＡＡＫ、ＤＭＡＲＱの信号線１３８−
１４０と、各機能ブロックを共通にして外部端子の入力
端子群１１４、出力端子群１１５に接続される入力信号
線群１３２、出力信号線群１３３と、入力信号線群、出
力信号線群の接続された回路のテストを行なうためのテ
スト入力バス１３４、テスト出力バス１３５、と機能ブ
ロック相互間の信号線１３６、１３７とからなる。入力
端子群１１４と出力端子群１１５は、通常モードのとき
は外部との接続を入力信号線群１３２と出力信号線群１
３３の側とし、テストモードのときはこれをテスト入力
バス１３４とテスト出力バス１３５側に切り替える。
れ、外部アドレス端子１１７、外部データ端子１１８を
通じて信号が入出力されるアドレスバス１３０、データ
バス１３１と、ＣＰＵ１０２、ＤＭＡ１０３の各機能ブ
ロックと外部端子回路１１１−１１３とを１対１に接続
するＮＭＩ、ＤＭＡＡＫ、ＤＭＡＲＱの信号線１３８−
１４０と、各機能ブロックを共通にして外部端子の入力
端子群１１４、出力端子群１１５に接続される入力信号
線群１３２、出力信号線群１３３と、入力信号線群、出
力信号線群の接続された回路のテストを行なうためのテ
スト入力バス１３４、テスト出力バス１３５、と機能ブ
ロック相互間の信号線１３６、１３７とからなる。入力
端子群１１４と出力端子群１１５は、通常モードのとき
は外部との接続を入力信号線群１３２と出力信号線群１
３３の側とし、テストモードのときはこれをテスト入力
バス１３４とテスト出力バス１３５側に切り替える。
【００２１】ブロック端子回路１２０は、信号の方向や
内容により、ブロック入力端子回路１２１、ブロック出
力端子回路１２２、ブロック入出力端子回路１２３に分
類される。所属のブロックが、テストモード制御ブロッ
クを介して通常モードに指定されたときは、各機能ブロ
ックの信号をブロック間の信号線１３６、１３７や入力
信号群１３２、出力信号線群１３３に入出力し、テスト
モードのテスト対象に指定されたときは、テスト入力バ
ス１３４、テスト出力バス１３５に入出力する。テスト
モードのテスト非対象に指定されたときは、その機能ブ
ロックへの入力信号や機能ブロックからの出力信号をイ
ンアクティブなレベルの固定信号に変換する。
内容により、ブロック入力端子回路１２１、ブロック出
力端子回路１２２、ブロック入出力端子回路１２３に分
類される。所属のブロックが、テストモード制御ブロッ
クを介して通常モードに指定されたときは、各機能ブロ
ックの信号をブロック間の信号線１３６、１３７や入力
信号群１３２、出力信号線群１３３に入出力し、テスト
モードのテスト対象に指定されたときは、テスト入力バ
ス１３４、テスト出力バス１３５に入出力する。テスト
モードのテスト非対象に指定されたときは、その機能ブ
ロックへの入力信号や機能ブロックからの出力信号をイ
ンアクティブなレベルの固定信号に変換する。
【００２２】図２（Ａ）は、ブロック入力端子回路１２
１の説明図で、通常動作モードの場合は通常モード信号
ａにより入力信号線群１３２または前位の機能ロック１
０２、１０３からの通常入力信号が選択されてセレクタ
を通過しブロックに入力される。テスト対象モードの場
合は、テスト対象モード信号ｂによりテスト入力バス１
３４からの信号が選択されてセレクタを通過しブロック
に入力される。図２（Ｂ）は、ブロック入力端子回路１
２１のブロックがテスト非対象に指定された場合の説明
図で、非テスト対象モードの信号ｃによりインアクティ
ブレベルの信号が選択されてブロックへ入力される。
１の説明図で、通常動作モードの場合は通常モード信号
ａにより入力信号線群１３２または前位の機能ロック１
０２、１０３からの通常入力信号が選択されてセレクタ
を通過しブロックに入力される。テスト対象モードの場
合は、テスト対象モード信号ｂによりテスト入力バス１
３４からの信号が選択されてセレクタを通過しブロック
に入力される。図２（Ｂ）は、ブロック入力端子回路１
２１のブロックがテスト非対象に指定された場合の説明
図で、非テスト対象モードの信号ｃによりインアクティ
ブレベルの信号が選択されてブロックへ入力される。
【００２３】図３（Ａ）は、ブロック出力端子回路１２
２の説明図で、通常動作モードの場合は、通常モード信
号ａにより機能ブロックからの出力信号が通常出力信号
として出力信号線群１３３または次の機能ブロックへ出
力される。テスト対象モードの場合は、テスト対象モー
ド信号ｂによりブロックからの出力信号がテスト出力バ
ス１３５へ出力される。この場合、テスト対象モードと
通常モードとは排他的であり、このブロックのテスト中
は通常動作の出力回路への出力は行なわれない。図３
（Ｂ）は、テスト非対象の場合を加えた説明図で、通常
動作モードの場合は、通常モード信号ａによりＯＲゲー
トとセレクタが駆動されてブロックの出力信号が通常出
力信号として出力され、テスト対象モードの場合は、テ
スト対象モード信号ｂによりブロック出力信号がテスト
出力バス１３５へ出力される。テスト非対象モードの場
合は、非テスト対象モード信号ｃによりＯＲゲートとセ
レクタが駆動されてインアクティブレベルの信号が通常
出力信号として出力される。図４（Ａ）は、ブロック入
出力端子回路１２３の説明図である。通常動作モードの
場合は、通常モード信号ａによって駆動されたセレクタ
を通過して通常入出力信号線から入力した信号がそのブ
ロックへ入力され、さらにブロックのコントロール信号
がアクティブの場合は、この信号と通常モード信号ａと
がＡＮＤゲートに入力されることにより、ブロックから
の出力信号が通常入出力信号線へ出力される。テスト対
象モードの場合は、テスト対象モード信号ｃにより駆動
されたセレクタを通過してテスト入力バス１３４からの
信号が入力されるとともに、ブロックからの出力信号が
テスト出力バス１３５へ出力される。次に、図４（Ｂ）
により、テスト非対象のときにインアクティブレベルの
信号を発生できる場合の説明をする。通常モードの場合
は、通常モード信号により第１のセレクタを通過して通
常の入出力信号線からの信号がブロックへ入力され、さ
らにブロックのコントロール信号がアクティブな場合
は、この信号と通常モード信号が入力されるＡＮＤゲー
トとＯＲゲートによりブロックからの出力信号が第２の
セレクタを通り通常の入出力信号線に出力される。テス
ト対象の場合は、テスト対象モード信号によりテスト入
力バスからの信号が第１のセレクタを通ってブロックに
入力され、ブロックからの出力信号がテスト出力バスへ
出力される。テスト非対象の場合は、インアクティブレ
ベルの信号が、非テスト対象モード信号により駆動され
る第１のセレクタを通ってブロックに入力されるととも
に第２のセレクタとＯＲゲートとにより通常の入出力信
号線へも出力される。この場合、インアクティブレベル
の信号をブロックの内外両方に出力しているがいずれか
一方のみにしてもよい。
２の説明図で、通常動作モードの場合は、通常モード信
号ａにより機能ブロックからの出力信号が通常出力信号
として出力信号線群１３３または次の機能ブロックへ出
力される。テスト対象モードの場合は、テスト対象モー
ド信号ｂによりブロックからの出力信号がテスト出力バ
ス１３５へ出力される。この場合、テスト対象モードと
通常モードとは排他的であり、このブロックのテスト中
は通常動作の出力回路への出力は行なわれない。図３
（Ｂ）は、テスト非対象の場合を加えた説明図で、通常
動作モードの場合は、通常モード信号ａによりＯＲゲー
トとセレクタが駆動されてブロックの出力信号が通常出
力信号として出力され、テスト対象モードの場合は、テ
スト対象モード信号ｂによりブロック出力信号がテスト
出力バス１３５へ出力される。テスト非対象モードの場
合は、非テスト対象モード信号ｃによりＯＲゲートとセ
レクタが駆動されてインアクティブレベルの信号が通常
出力信号として出力される。図４（Ａ）は、ブロック入
出力端子回路１２３の説明図である。通常動作モードの
場合は、通常モード信号ａによって駆動されたセレクタ
を通過して通常入出力信号線から入力した信号がそのブ
ロックへ入力され、さらにブロックのコントロール信号
がアクティブの場合は、この信号と通常モード信号ａと
がＡＮＤゲートに入力されることにより、ブロックから
の出力信号が通常入出力信号線へ出力される。テスト対
象モードの場合は、テスト対象モード信号ｃにより駆動
されたセレクタを通過してテスト入力バス１３４からの
信号が入力されるとともに、ブロックからの出力信号が
テスト出力バス１３５へ出力される。次に、図４（Ｂ）
により、テスト非対象のときにインアクティブレベルの
信号を発生できる場合の説明をする。通常モードの場合
は、通常モード信号により第１のセレクタを通過して通
常の入出力信号線からの信号がブロックへ入力され、さ
らにブロックのコントロール信号がアクティブな場合
は、この信号と通常モード信号が入力されるＡＮＤゲー
トとＯＲゲートによりブロックからの出力信号が第２の
セレクタを通り通常の入出力信号線に出力される。テス
ト対象の場合は、テスト対象モード信号によりテスト入
力バスからの信号が第１のセレクタを通ってブロックに
入力され、ブロックからの出力信号がテスト出力バスへ
出力される。テスト非対象の場合は、インアクティブレ
ベルの信号が、非テスト対象モード信号により駆動され
る第１のセレクタを通ってブロックに入力されるととも
に第２のセレクタとＯＲゲートとにより通常の入出力信
号線へも出力される。この場合、インアクティブレベル
の信号をブロックの内外両方に出力しているがいずれか
一方のみにしてもよい。
【００２４】本発明を従来例と比較すると、第１の従来
例に対して、ＣＰＵを含めて全ての機能ブロックに通常
モードとテスト対象モードとテスト非対象モードとを与
えている。テスト時にはテスト対象の機能ブロックの通
常信号の入出力とは別のテスト用入出力からテストパタ
ーンが入出力される。また、非テスト対象のブロック
は、テスト信号から電気的に切り離されるのでテスト信
号をバス状に接続して少ないチップの端子を用いてもテ
ストを行なうことができる。テストモード時には通常信
号の入出力をインアクティブとすることによりテスト非
対象のブロックやランダムロジックが誤動作するのを防
止することができる。また、チップとブロック間で１対
１で接続されている信号線を利用するとさらにテスト用
の信号線を減らすことができる。
例に対して、ＣＰＵを含めて全ての機能ブロックに通常
モードとテスト対象モードとテスト非対象モードとを与
えている。テスト時にはテスト対象の機能ブロックの通
常信号の入出力とは別のテスト用入出力からテストパタ
ーンが入出力される。また、非テスト対象のブロック
は、テスト信号から電気的に切り離されるのでテスト信
号をバス状に接続して少ないチップの端子を用いてもテ
ストを行なうことができる。テストモード時には通常信
号の入出力をインアクティブとすることによりテスト非
対象のブロックやランダムロジックが誤動作するのを防
止することができる。また、チップとブロック間で１対
１で接続されている信号線を利用するとさらにテスト用
の信号線を減らすことができる。
【００２５】第２の従来例との比較では、本発明は、機
能ブロック間で共用されている共通信号端子でマルチプ
レクスさせるのではなく、機能ブロックの入出力部でテ
スト非対象時の電気的切り離し手段を設けることによ
り、信号線のチップ端子への集中が防がれる。
能ブロック間で共用されている共通信号端子でマルチプ
レクスさせるのではなく、機能ブロックの入出力部でテ
スト非対象時の電気的切り離し手段を設けることによ
り、信号線のチップ端子への集中が防がれる。
【００２６】第３の従来例との比較では、本発明は、機
能ブロックの通常信号と、チップの端子とが直接に１対
１に接続されている場合は、その信号はテスト入力信
号、テスト出力信号として接続しないことでテスト時に
も通常信号線を使用し、テスト信号の本数を削減でき
る。また本発明では、非テストモードにあるブロックに
インアクティブレベルの信号を与えることでテスト非対
象のブロックやいずれの機能ブロックにも属さないラン
ダムロジックが誤動作や予期せぬ動作をするのを防ぐこ
とができる。
能ブロックの通常信号と、チップの端子とが直接に１対
１に接続されている場合は、その信号はテスト入力信
号、テスト出力信号として接続しないことでテスト時に
も通常信号線を使用し、テスト信号の本数を削減でき
る。また本発明では、非テストモードにあるブロックに
インアクティブレベルの信号を与えることでテスト非対
象のブロックやいずれの機能ブロックにも属さないラン
ダムロジックが誤動作や予期せぬ動作をするのを防ぐこ
とができる。
【００２７】
【発明の効果】本発明の半導体集積回路装置は、テスト
用の信号線を機能ブロックにバス接続してテスト用の信
号線の本数を減少し、非テスト対象の機能ブロックを電
気的に遮断し、入出力信号をインアクティブレベルに固
定して保持することにより、非テスト対象の機能ブロッ
クの動作によるノイズの発生や消費電力増を抑制して、
複数の機能ブロックを収容する半導体集積回路装置のテ
ストを容易にすることができる効果がある。
用の信号線を機能ブロックにバス接続してテスト用の信
号線の本数を減少し、非テスト対象の機能ブロックを電
気的に遮断し、入出力信号をインアクティブレベルに固
定して保持することにより、非テスト対象の機能ブロッ
クの動作によるノイズの発生や消費電力増を抑制して、
複数の機能ブロックを収容する半導体集積回路装置のテ
ストを容易にすることができる効果がある。
【図１】本発明の１実施例のブロック構成図である。
【図２】（Ａ）はブロック出力端子回路１２１のブロッ
ク図、（Ｂ）はインアクティブなレベルの信号を出力す
る場合の説明図である。
ク図、（Ｂ）はインアクティブなレベルの信号を出力す
る場合の説明図である。
【図３】（Ａ）はブロック出力端子回路１２２のブロッ
ク図、（Ｂ）はインアクティブなレベルの信号を出力す
る場合の説明図である。
ク図、（Ｂ）はインアクティブなレベルの信号を出力す
る場合の説明図である。
【図４】（Ａ）はブロック入力端子回路１２３のブロッ
ク図、（Ｂ）はインアクティブなレベルの信号を入力す
る場合の説明図である。
ク図、（Ｂ）はインアクティブなレベルの信号を入力す
る場合の説明図である。
【図５】第１の従来例のブロック図である。
【図６】第２の従来例のブロック図である。
【図７】第３の従来例のブロック図である。
１００ 半導体集積回路装置 １０１〜１０３ 機能ブロック １０１ ＣＰＵ １０２ ＤＭＡ １０３ Ｌｏｇｉｃ １１０ 外部端子回路 １１１ ＮＭＩ端子 １１２ ＤＭＡＡＫ端子 １１３ ＤＭＡＲＱ端子 １１４ 入力端子群 １１５ 出力端子群 １１７ 外部アドレス端子 １１８ 外部データ端子 １１９ テストモード切替え端子 １２０ ブロック端子回路 １２１ ブロック入力端子回路 １２２ ブロック出力端子回路 １２３ ブロック入出力端子回路 １３０ アドレスバス １３１ データバス １３２ 入力信号線 １３３ 出力信号線 １３４ テスト入力バス １３５ テスト出力バス １３６，１３７ 機能ブロック間信号線 １３８，１３９，１４０ 直接入出力線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４９１ Ｈ０１Ｌ 27/04 Ｔ
Claims (3)
- 【請求項１】 複数の機能ブロックと、テストバスと、
テストモード制御回路とを有し、通常時には各機能ブロ
ックが通常信号を入出力し、テスト時には選択した前記
各機能ブロックをテストバスに接続し外部との間でテス
ト信号を入出力することにより、機能ブロック毎にテス
トする手段を有する半導体集積回路装置において、 外部からの入力により通常モードかテストモードか、テ
ストモードの場合はさらにどの機能ブロックを選択して
テストするかを判別し、通常モードの場合は、各機能ブ
ロックに対して通常モード信号を出力し、テストモード
の場合は、選択された機能ブロックにテスト対象モード
信号を、選択されない機能ブロックにテスト非対象モー
ド信号を出力するテストモード制御回路と、 前記通常モード信号を受けたときは、各々その入力及び
出力を通常入力信号及び通常出力信号に接続し、前記テ
スト対象モード信号を受けたときは、各々その入力及び
出力をテストバスに接続し、前記テスト非対象モード信
号を受けたときは、各々その入力及び出力をテストバス
から切り離し、入力をインアクティブなレベルに固定し
て保持し、通常出力信号をインアクティブなレベルに固
定して出力する機能ブロックとを有することを特徴とす
る半導体集積回路装置。 - 【請求項２】 スタティック回路で設計された機能ブロ
ックは、テスト非対象モード信号を受けて、クロック入
力信号をローレベルまたはハイレベルに固定することに
よって、停止状態に保持することができる請求項１に記
載の半導体集積回路装置。 - 【請求項３】 前記機能ブロックは、前記テスト非対象
モード信号を受けて、当該機能ブロックのリセット入力
信号をインアクティブなレベルに固定して保持すること
によって、当該機能ブロックをリセット状態に固定して
保持する請求項１または２に記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184110A JP2734940B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184110A JP2734940B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0744415A JPH0744415A (ja) | 1995-02-14 |
| JP2734940B2 true JP2734940B2 (ja) | 1998-04-02 |
Family
ID=16147568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184110A Expired - Lifetime JP2734940B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734940B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750527B1 (en) | 1996-05-30 | 2004-06-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having a plurality of wells, test method of testing the semiconductor integrated circuit device, and test device which executes the test method |
| JP4041156B2 (ja) * | 1996-05-30 | 2008-01-30 | 株式会社東芝 | 半導体集積回路装置の検査方法 |
| JP2009206629A (ja) | 2008-02-26 | 2009-09-10 | Sony Corp | オーディオ出力装置、オーディオ出力方法 |
| JP5316128B2 (ja) * | 2009-03-17 | 2013-10-16 | トヨタ自動車株式会社 | 故障診断システム、電子制御ユニット、故障診断方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02163840A (ja) * | 1988-12-16 | 1990-06-25 | Nec Corp | シングルチップマイクロコンピュータ |
| JPH0442329A (ja) * | 1990-06-07 | 1992-02-12 | Hitachi Ltd | データ処理装置 |
| JP3003001B2 (ja) * | 1990-09-29 | 2000-01-24 | 大成ロテック株式会社 | 舗装体の劣化促進試験方法 |
| JPH04148343A (ja) * | 1990-10-11 | 1992-05-21 | Hitachi Ltd | マイクロコンピュータ |
-
1993
- 1993-07-26 JP JP5184110A patent/JP2734940B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744415A (ja) | 1995-02-14 |
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