JPH0754466B2 - デ−タソ−スシステム - Google Patents
デ−タソ−スシステムInfo
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- JPH0754466B2 JPH0754466B2 JP61096624A JP9662486A JPH0754466B2 JP H0754466 B2 JPH0754466 B2 JP H0754466B2 JP 61096624 A JP61096624 A JP 61096624A JP 9662486 A JP9662486 A JP 9662486A JP H0754466 B2 JPH0754466 B2 JP H0754466B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- data source
- flip
- source system
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Storage Device Security (AREA)
- Microcomputers (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 本発明は、カウンタと比較装置を含み、カウンタが比較
装置にストアされているカウンタ位置に到達する際に制
御信号を比較装置の制御信号出力端子に発生するデータ
ソース回路を具えるデータソースシステムに関するもの
である。
装置にストアされているカウンタ位置に到達する際に制
御信号を比較装置の制御信号出力端子に発生するデータ
ソース回路を具えるデータソースシステムに関するもの
である。
本発明は、更に、演算装置と、プログラムメモリと、い
くかつのレジスタ及び入出力レジスタ形態の通信手段
と、これらの素子を互に及び環境に接続するバス接続手
段とを含むデジタル信号処理用プログラマブルプロセッ
サにも関するものである。
くかつのレジスタ及び入出力レジスタ形態の通信手段
と、これらの素子を互に及び環境に接続するバス接続手
段とを含むデジタル信号処理用プログラマブルプロセッ
サにも関するものである。
本発明は、更に、半導体基板上に集積化されたデータソ
ース回路を含むデータソース回路及びプログラマブルプ
ロセッサにも関するものである。
ース回路を含むデータソース回路及びプログラマブルプ
ロセッサにも関するものである。
プロセッサ及び制御装置を含むデジタルデータソースシ
ステムにおいては、しばしばデータライン又は内部バス
ラインをカウンタの位置に応じて制御する必要がある。
このカウンタは例えばクロックパルス又は外部入力パル
スをカウントする（タイマ又はイベントカウンタ）。信
号をラインに供給すべきカウンタ位置は比較レジスタに
置かれる。そして比較器が、カウンタの位置をこのレジ
スタの内容と比較する。一致が検出されると、信号が出
され、これにより例えば出力レジスタの状態の切り換え
又は割込みが発生される。これがため、このように制御
すべき各ライン毎にレジスタと比較器を設ける必要があ
る。
ステムにおいては、しばしばデータライン又は内部バス
ラインをカウンタの位置に応じて制御する必要がある。
このカウンタは例えばクロックパルス又は外部入力パル
スをカウントする（タイマ又はイベントカウンタ）。信
号をラインに供給すべきカウンタ位置は比較レジスタに
置かれる。そして比較器が、カウンタの位置をこのレジ
スタの内容と比較する。一致が検出されると、信号が出
され、これにより例えば出力レジスタの状態の切り換え
又は割込みが発生される。これがため、このように制御
すべき各ライン毎にレジスタと比較器を設ける必要があ
る。
制御すべき所定のライン数に対し必要とされる比較器の
数を低減するためには、インテルマイクロコントローラ
8096（「Electronic Design」1982年８月５日、第165〜
173頁参照）のような解決法を用いることができる。こ
の方法では１個の比較器と、所定のカウンタ位置と制御
すべき関連するラインとを規定する連想記憶装置を用い
る。このために連想記憶装置の出力端子を比較器の出力
信号も受信する出力回路に接続する。この出力回路は、
比較器の出力信号の受信時に、連想記憶装置のコマンド
フィールドを用いて出力ラインを制御する。斯かる解決
法は１個の比較装置を用いるだけで、多数の出力ライン
を正確に規定された瞬時に（同時に）制御するという要
件を満足するが、かなり費用がかかるという欠点があ
る。
数を低減するためには、インテルマイクロコントローラ
8096（「Electronic Design」1982年８月５日、第165〜
173頁参照）のような解決法を用いることができる。こ
の方法では１個の比較器と、所定のカウンタ位置と制御
すべき関連するラインとを規定する連想記憶装置を用い
る。このために連想記憶装置の出力端子を比較器の出力
信号も受信する出力回路に接続する。この出力回路は、
比較器の出力信号の受信時に、連想記憶装置のコマンド
フィールドを用いて出力ラインを制御する。斯かる解決
法は１個の比較装置を用いるだけで、多数の出力ライン
を正確に規定された瞬時に（同時に）制御するという要
件を満足するが、かなり費用がかかるという欠点があ
る。
本発明の目的は、１個の比較装置を用いるのみで所望数
のデータラインを種々のカウンタ位置に応じて（高い繰
返し周波数で同時に）制御し得る一層安価なデータソー
ス回路を含むデータソースシステム又はプログラマブル
プロセッサを提供することにある。
のデータラインを種々のカウンタ位置に応じて（高い繰
返し周波数で同時に）制御し得る一層安価なデータソー
ス回路を含むデータソースシステム又はプログラマブル
プロセッサを提供することにある。
この目的を達成するために、本発明のデータソースシス
テムにおいては、最初に所定の論理状態にセットされ、
次いで前記制御信号の発生に応答してその論理状態に応
じて１個以上の出力ライン上に信号を発生する少なくと
も１個の決定装置を設けたことを特徴とする。本発明に
よるデータソースシステムにおいては、所定の論理状態
を決定装置にストアすると共に関連するカウンタ位置
（関連する瞬時）を比較装置にストアするので、これら
の論理状態及び関連するカウンタ位置を発生し且／又は
供給した或いはストアしていた装置を次の論理状態及び
関連する瞬時を決定し、ストア又は供給するために或い
は他の操作のために再び使用し得るようになるという利
点が得られる。
テムにおいては、最初に所定の論理状態にセットされ、
次いで前記制御信号の発生に応答してその論理状態に応
じて１個以上の出力ライン上に信号を発生する少なくと
も１個の決定装置を設けたことを特徴とする。本発明に
よるデータソースシステムにおいては、所定の論理状態
を決定装置にストアすると共に関連するカウンタ位置
（関連する瞬時）を比較装置にストアするので、これら
の論理状態及び関連するカウンタ位置を発生し且／又は
供給した或いはストアしていた装置を次の論理状態及び
関連する瞬時を決定し、ストア又は供給するために或い
は他の操作のために再び使用し得るようになるという利
点が得られる。
本発明によるデータソースシステムの好適例において
は、決定装置は複数個のフリップフロップと、同数の論
理ゲートを含み、各フリップフロップの出力端子を関連
する論理ゲートの入力端子に接続し、各論理ゲートの他
方の入力端子を比較装置の出力端子に接続し、これらゲ
ートの出力により出力ラインを制御するよう構成する。
は、決定装置は複数個のフリップフロップと、同数の論
理ゲートを含み、各フリップフロップの出力端子を関連
する論理ゲートの入力端子に接続し、各論理ゲートの他
方の入力端子を比較装置の出力端子に接続し、これらゲ
ートの出力により出力ラインを制御するよう構成する。
本発明によるデータソースシステムによれば、複数個の
ラインを１個の比較レジスタと１個の比較器により種々
のカウンタ位置に応じて制御することができる。この目
的のために、制御すべき各ラインに対し少なくとも１個
のフリップフロップを含む決定装置を設ける。このフリ
ップフロップの状態によって関連するラインを比較器出
力で制御するか否かを決定する。比較レジスタをロード
して信号を供給するカウンタ位置を設定する際に、決定
装置もロードしてどのラインがこの信号を受信するかを
設定する。
ラインを１個の比較レジスタと１個の比較器により種々
のカウンタ位置に応じて制御することができる。この目
的のために、制御すべき各ラインに対し少なくとも１個
のフリップフロップを含む決定装置を設ける。このフリ
ップフロップの状態によって関連するラインを比較器出
力で制御するか否かを決定する。比較レジスタをロード
して信号を供給するカウンタ位置を設定する際に、決定
装置もロードしてどのラインがこの信号を受信するかを
設定する。
本発明によるデータソースシステム用のプログラマブル
プロセッサは、カウンタと比較装置を含み、カウンタが
比較装置にストアされているカウンタ位置に到達する際
に制御信号を比較装置の制御信号出力端子に発生するデ
ータソース回路を具えていると共に、初めに所定の論理
状態にセットされ、次いで前記制御信号の発生に応答し
てその論理状態に応じて１個以上の出力ライン上に信号
を発生する少なくとも１個の決定装置を設けてあること
を特徴とする。斯かるプロセッサにおいては、所定の論
理状態及びカウンタ位置のローディング後はプロセッサ
に、種々の出力ラインの制御瞬時に何の影響も与えるこ
となく他のオペレーションを行わせることができる。
プロセッサは、カウンタと比較装置を含み、カウンタが
比較装置にストアされているカウンタ位置に到達する際
に制御信号を比較装置の制御信号出力端子に発生するデ
ータソース回路を具えていると共に、初めに所定の論理
状態にセットされ、次いで前記制御信号の発生に応答し
てその論理状態に応じて１個以上の出力ライン上に信号
を発生する少なくとも１個の決定装置を設けてあること
を特徴とする。斯かるプロセッサにおいては、所定の論
理状態及びカウンタ位置のローディング後はプロセッサ
に、種々の出力ラインの制御瞬時に何の影響も与えるこ
となく他のオペレーションを行わせることができる。
本発明によるプロセッサの好適例においては、比較装置
の入力端子と決定装置の入力端子をバス接続手段に接続
する。斯かるプロセッサの利点は、プロセッサのバス接
続手段が出力ライン及び従って出力レジスタの制御に必
要とされず、バス接続手段を他の目的（ALU、レジスタ
等）に使用することができる点にある。
の入力端子と決定装置の入力端子をバス接続手段に接続
する。斯かるプロセッサの利点は、プロセッサのバス接
続手段が出力ライン及び従って出力レジスタの制御に必
要とされず、バス接続手段を他の目的（ALU、レジスタ
等）に使用することができる点にある。
図面につき本発明を説明する。
第１図に示す本発明によるデータソースシステム10はデ
ータ送信装置Ｓと、少なくとも１個のデータソース回路
11と、バス接続手段８と、複数のデータ受信装置Ｒを含
んでいる。データソース回路11は、カウンタ１と、少な
くとも１個の比較装置３と、決定装置４と、出力ライン
５と、出力レジスタ７とを含んでいる。カウンタ１はそ
の入力端子２からカウントパルスを受信するリングカウ
ンタである。カウンタの位置は各カウントパルスごとに
１つづつ増加又は減少する。最大又は最小位置に到達す
ると、カウンタ１は最小又は最大位置に戻る。
ータ送信装置Ｓと、少なくとも１個のデータソース回路
11と、バス接続手段８と、複数のデータ受信装置Ｒを含
んでいる。データソース回路11は、カウンタ１と、少な
くとも１個の比較装置３と、決定装置４と、出力ライン
５と、出力レジスタ７とを含んでいる。カウンタ１はそ
の入力端子２からカウントパルスを受信するリングカウ
ンタである。カウンタの位置は各カウントパルスごとに
１つづつ増加又は減少する。最大又は最小位置に到達す
ると、カウンタ１は最小又は最大位置に戻る。
比較装置３は比較器3aと比較レジスタ3bとを含んでい
る。決定装置４はどのライン５に比較器６の出力端子の
信号を通すかを決定する。本例では出力ライン５は出力
レジスタ７の入力端子を制御する。しかし、ライン５上
の信号は他の制御のために使用することもできる。
る。決定装置４はどのライン５に比較器６の出力端子の
信号を通すかを決定する。本例では出力ライン５は出力
レジスタ７の入力端子を制御する。しかし、ライン５上
の信号は他の制御のために使用することもできる。
比較レジスタ3bと決定装置４は双方向バス８を経てロー
ドすることができる。更にカウンタはバス８を経てリー
ドすることができる。出力レジスタ７はライン５のみな
らず、バス８を経てロードすることができる。アドレス
ラインは図を簡単とするために図では省略してある。カ
ウンタ１が比較レジスタ3b内にストアされている位置に
到達すると、比較器3aは出力端子６に信号を発生する。
この信号は決定装置４を経ていくかつのライン５に供給
される。この信号を受けとるライン５は決定装置４の状
態により決定される。
ドすることができる。更にカウンタはバス８を経てリー
ドすることができる。出力レジスタ７はライン５のみな
らず、バス８を経てロードすることができる。アドレス
ラインは図を簡単とするために図では省略してある。カ
ウンタ１が比較レジスタ3b内にストアされている位置に
到達すると、比較器3aは出力端子６に信号を発生する。
この信号は決定装置４を経ていくかつのライン５に供給
される。この信号を受けとるライン５は決定装置４の状
態により決定される。
ライン５は出力レジスタ７の入力端子に接続される。こ
れら入力端子はセット入力端子、リセット入力端子又は
変更入力端子とすることできる。レジスタ７の出力端子
はデータライン９を経てそれぞれの受信装置Ｒに接続さ
れる。
れら入力端子はセット入力端子、リセット入力端子又は
変更入力端子とすることできる。レジスタ７の出力端子
はデータライン９を経てそれぞれの受信装置Ｒに接続さ
れる。
第２図から明らかなように、決定装置４は複数個のフリ
ップフロップFF1,FF2,…FF4と、同数のANDゲートE1,E2,
…E4とから成る。これらフリップフロップの入力端子は
バス８に接続する。各フリップフロップの出力端子は関
連するANDゲートの入力端子に接続する。各ANDゲートの
第２入力端子は比較器3aの出力端子に接続する。決定装
置４のフリップフロップFF1,FF2,…FF4を所定の状態に
セットしてANDゲートE1,E2…E4のどれが比較器3aの信号
をこの信号の発生時に通すかを決定することができる。
ップフロップFF1,FF2,…FF4と、同数のANDゲートE1,E2,
…E4とから成る。これらフリップフロップの入力端子は
バス８に接続する。各フリップフロップの出力端子は関
連するANDゲートの入力端子に接続する。各ANDゲートの
第２入力端子は比較器3aの出力端子に接続する。決定装
置４のフリップフロップFF1,FF2,…FF4を所定の状態に
セットしてANDゲートE1,E2…E4のどれが比較器3aの信号
をこの信号の発生時に通すかを決定することができる。
第１図に示すデータソース回路11は基板上に集積するの
に好適である。更に、この回路11は既知の（プログラマ
ブル）プロセッサと組合せてデータソースシステム10に
使用するのに好適である。
に好適である。更に、この回路11は既知の（プログラマ
ブル）プロセッサと組合せてデータソースシステム10に
使用するのに好適である。
第３図は、通常の如く演算装置102と、特にアキュムレ
ータ104、スタックポインタ106、データポインタ108の
ようないくつかの専用レジスタと、多目的に使用される
Ｂ−レジスタ110と、４個の入／出力レジスタ112,114,1
16及び118と、これらの素子を相互接続し環境と交信可
能にする内部バス接続手段120とを含む本発明によるプ
ログラマブルプロセッサ100のブロック図を示す。この
プロセッサ100は更にプログラムメモリ122、アドレスバ
ス126を経てプログラムアドレスメモリ128に接続された
プログラムカウンタ124と、他のアドレスレジスタ130
と、ランダムアクセスメモリ132（SRAM）とを含む。プ
ロセッサ100は更にタイマ／制御装置134を含み、この制
御装置は内部バス120に接続されると共に環境から及び
環境への入力及び出力端子136を含んでいる。入出力レ
ジスタ112,114,116及び118の各々はそれぞれのバッファ
回路112a、114a、116a及び118aを介して環境へ及び環境
からアクセスすることができる。
ータ104、スタックポインタ106、データポインタ108の
ようないくつかの専用レジスタと、多目的に使用される
Ｂ−レジスタ110と、４個の入／出力レジスタ112,114,1
16及び118と、これらの素子を相互接続し環境と交信可
能にする内部バス接続手段120とを含む本発明によるプ
ログラマブルプロセッサ100のブロック図を示す。この
プロセッサ100は更にプログラムメモリ122、アドレスバ
ス126を経てプログラムアドレスメモリ128に接続された
プログラムカウンタ124と、他のアドレスレジスタ130
と、ランダムアクセスメモリ132（SRAM）とを含む。プ
ロセッサ100は更にタイマ／制御装置134を含み、この制
御装置は内部バス120に接続されると共に環境から及び
環境への入力及び出力端子136を含んでいる。入出力レ
ジスタ112,114,116及び118の各々はそれぞれのバッファ
回路112a、114a、116a及び118aを介して環境へ及び環境
からアクセスすることができる。
本発明によるプロセッサ100は、更に、カウンタ140と、
少なくとも１個の比較装置142と、決定装置144とを具え
るデータソースシステムを含む。第３図に示す実施例で
はプロセッサ100は同一のカウンタ140と第２比較装置14
6と第２決定装置148とを具える第２データソース回路
と、タイマレジスタ150を含んでいる。本発明によるプ
ロセッサ100の素子140〜150の動作は次のように要約す
ることができる。各決定装置144,148及び比較装置142,1
46は内部バス120を介してロードすることができる。カ
ウンタ140はタイマ／制御装置134からパルスを受信す
る。カウンタ140は零から最大値までカウントすると次
のカウントパルスに応答してオーバーフロー信号を発生
して零に戻るリングカウンタである。比較装置142,146
はその内容をカウンタ140の位置と比較して制御信号を
接続線152,154を経て決定装置144,148に供給する。次い
で決定装置144,148がそれらの内容をライン156,158を経
て出力レジスタ112に転送する。プロセッサ100の公知の
部分に決定装置144,148、比較装置142,146及びカウンタ
140を付加することにより、データをプロセッサ100から
環境へと、正確に規定された（ソフトウエアで決定され
た）瞬時に、内部バス120、ALU102、前記の専用レジス
タ等を必要とすることなく且つそれらの動作を禁止する
ことなく、供給することができる。また、新しい瞬時又
は新しいデータをプロセッサ100で制御される装置の制
御に即時使用できるように予め定めることができる利点
がある。
少なくとも１個の比較装置142と、決定装置144とを具え
るデータソースシステムを含む。第３図に示す実施例で
はプロセッサ100は同一のカウンタ140と第２比較装置14
6と第２決定装置148とを具える第２データソース回路
と、タイマレジスタ150を含んでいる。本発明によるプ
ロセッサ100の素子140〜150の動作は次のように要約す
ることができる。各決定装置144,148及び比較装置142,1
46は内部バス120を介してロードすることができる。カ
ウンタ140はタイマ／制御装置134からパルスを受信す
る。カウンタ140は零から最大値までカウントすると次
のカウントパルスに応答してオーバーフロー信号を発生
して零に戻るリングカウンタである。比較装置142,146
はその内容をカウンタ140の位置と比較して制御信号を
接続線152,154を経て決定装置144,148に供給する。次い
で決定装置144,148がそれらの内容をライン156,158を経
て出力レジスタ112に転送する。プロセッサ100の公知の
部分に決定装置144,148、比較装置142,146及びカウンタ
140を付加することにより、データをプロセッサ100から
環境へと、正確に規定された（ソフトウエアで決定され
た）瞬時に、内部バス120、ALU102、前記の専用レジス
タ等を必要とすることなく且つそれらの動作を禁止する
ことなく、供給することができる。また、新しい瞬時又
は新しいデータをプロセッサ100で制御される装置の制
御に即時使用できるように予め定めることができる利点
がある。
第３図に示すプロセッサ100は半導体基板上に集積化す
るのに好適であること明らかである。第３図に示す決定
装置144,148、比較装置142,146、カウンタ140及び出力
レジスタ112は第１及び第２図につき述べたように構成
することができる。以上の説明から、各決定装置144,14
8は各別の出力レジスタを制御することができること明
らかであり、この目的のために、出力レジスタに複数個
のトグルプリップフロップ回路を含ませることができ
る。しかし、第３図では出力レジスタ112を出力ライン1
56,158を経て両方の決定装置144,148に接続している。
斯かる構成は出力レジスタの種々のＲ−Ｓフリップフロ
ップを一方の決定装置（144）でセット状態（論理
“1"）にセットし、他方の決定装置（148）でリセット
状態（論理＝0"）にリセットすれば使用することができ
る。
るのに好適であること明らかである。第３図に示す決定
装置144,148、比較装置142,146、カウンタ140及び出力
レジスタ112は第１及び第２図につき述べたように構成
することができる。以上の説明から、各決定装置144,14
8は各別の出力レジスタを制御することができること明
らかであり、この目的のために、出力レジスタに複数個
のトグルプリップフロップ回路を含ませることができ
る。しかし、第３図では出力レジスタ112を出力ライン1
56,158を経て両方の決定装置144,148に接続している。
斯かる構成は出力レジスタの種々のＲ−Ｓフリップフロ
ップを一方の決定装置（144）でセット状態（論理
“1"）にセットし、他方の決定装置（148）でリセット
状態（論理＝0"）にリセットすれば使用することができ
る。
第３図から明らかなように、出力レジスタ112はバス120
にも接続する。第４図は出力レジスタ112の１個のフリ
ップフロップ40の一実施例を示す。本例フリップフロッ
プ40はマスタセクションＭとスレーブセクションＳを含
み、各セクションは２個の循環結合インバータIM1，
IM2；IS1，IS2を含んでいる。インバータIS2の出力端子
がフリップフロップ40の第１出力端子Ｑに接続され、出
力端子Ｑに接続された他のインバータIUの出力端子がフ
リップフロップ40の反転出力端子を構成する。フリッ
プフロップ40は、更に、入力接続点Ａに接続された別の
入力端子TESTを具え、この端子から他の制御信号と無関
係にテスト信号をフリップフロップ40に供給することが
できると共に、例えばプロセッサ100の電源がスイッチ
オンされるときにフリップフロップ40を所望の初期論理
状態にする“パワーオンクリア”信号を供給することも
できる。
にも接続する。第４図は出力レジスタ112の１個のフリ
ップフロップ40の一実施例を示す。本例フリップフロッ
プ40はマスタセクションＭとスレーブセクションＳを含
み、各セクションは２個の循環結合インバータIM1，
IM2；IS1，IS2を含んでいる。インバータIS2の出力端子
がフリップフロップ40の第１出力端子Ｑに接続され、出
力端子Ｑに接続された他のインバータIUの出力端子がフ
リップフロップ40の反転出力端子を構成する。フリッ
プフロップ40は、更に、入力接続点Ａに接続された別の
入力端子TESTを具え、この端子から他の制御信号と無関
係にテスト信号をフリップフロップ40に供給することが
できると共に、例えばプロセッサ100の電源がスイッチ
オンされるときにフリップフロップ40を所望の初期論理
状態にする“パワーオンクリア”信号を供給することも
できる。
決定装置144の２個のフリップフロップの出力端子D1及
びD2を論理ゲートＬの入力端子に接続し、このゲートの
出力でフリップフロップを制御する。論理ゲートＬは比
較装置146により発生された接続線154上の時間制御信号
Ｔも受信する。フリップフロップ40の動作はクロックパ
ルスCM（マスタセクションＭのためのクロックパルス）
とクロックパルスCS（スレーブセクションＳのためのク
ロックパルス）により制御される。クロックパルスCSは
トランジスタTSをターンオンし、スレーブセクションＳ
をマスタセクションＭの論理状態にすることができる。
クロックCMはトランジスタTMを制御して点Ｂの論理状態
をマスタセクションＭに転送する。図示の論理ゲートＬ
はフリップフロップ40を信号T,D1,D2に応じて次のよう
に制御する。
びD2を論理ゲートＬの入力端子に接続し、このゲートの
出力でフリップフロップを制御する。論理ゲートＬは比
較装置146により発生された接続線154上の時間制御信号
Ｔも受信する。フリップフロップ40の動作はクロックパ
ルスCM（マスタセクションＭのためのクロックパルス）
とクロックパルスCS（スレーブセクションＳのためのク
ロックパルス）により制御される。クロックパルスCSは
トランジスタTSをターンオンし、スレーブセクションＳ
をマスタセクションＭの論理状態にすることができる。
クロックCMはトランジスタTMを制御して点Ｂの論理状態
をマスタセクションＭに転送する。図示の論理ゲートＬ
はフリップフロップ40を信号T,D1,D2に応じて次のよう
に制御する。
比較器出力信号Ｔが“低”レベルのとき、信号D1，D2は
フリップフロップ40に何の影響も与えない。信号Ｔが
“高”レベルになると、信号D1，D2は下表に示す作用を
する。
フリップフロップ40に何の影響も与えない。信号Ｔが
“高”レベルになると、信号D1，D2は下表に示す作用を
する。
状態１はクロックパルスCMをトランジスタTMに供給する
３個の並列接続トランジスタT1，T2，T3により実現され
る。クロックパルスCMは信号D1，D2及びが全て低レベ
ルの場合にのみトランジスタT3に供給されない。これが
ため信号D1，D2は比較信号Ｔが高レベルのときのみ作用
する。反転信号は既知のようにインバータIT1により
信号Ｔを反転して得られる。状態３及び４はゲート電極
に信号D2及びＴをそれぞれ受信する２個の直列接続トラ
ンジスタT4及びT5により実現される。信号D1は主電極
（ドレイン）に供給される。トランジスタT4及びT5がと
もにターンオンであれば信号D1の論理状態（高又は低）
に応じて接続点Ｂが高又は低論理状態になる。この接続
点の論理状態はトランジスタTMのターンオンと同時にフ
リップフロップ40に転送される。
３個の並列接続トランジスタT1，T2，T3により実現され
る。クロックパルスCMは信号D1，D2及びが全て低レベ
ルの場合にのみトランジスタT3に供給されない。これが
ため信号D1，D2は比較信号Ｔが高レベルのときのみ作用
する。反転信号は既知のようにインバータIT1により
信号Ｔを反転して得られる。状態３及び４はゲート電極
に信号D2及びＴをそれぞれ受信する２個の直列接続トラ
ンジスタT4及びT5により実現される。信号D1は主電極
（ドレイン）に供給される。トランジスタT4及びT5がと
もにターンオンであれば信号D1の論理状態（高又は低）
に応じて接続点Ｂが高又は低論理状態になる。この接続
点の論理状態はトランジスタTMのターンオンと同時にフ
リップフロップ40に転送される。
状態２は信号T,D1及びD2がそれぞれ高、高及び低のとき
に発生する。このとき、トランジスタTBがターンオンし
なければならない。しかし、信号D1及びD2がフリップフ
ロップ40に影響を与えることができないとき（信号Ｔが
低レベルのとき）、フリップフロップ40はバス120のデ
ータにアクセス可能のままとする必要がある。これがた
め、このときもトランジスタTBをターンオンする必要が
ある。以上から、トランジスタTBは状態1,3及び４にお
いてのみターンオフする必要がある。信号Ｔが低レベル
のとき、インバータIT2が高レベル信号がダイオードと
して接続したトランジスタT6を経てトランジスタTBのゲ
ート電極に供給される（インバータIT1の出力を使用す
ることもできるが、この接続は図を簡単にするために省
略した）。信号ＴはトランジスタT7に供給され、信号D2
はトランジスタT8に供給される。トランジスタTBは信号
Ｔ及びD2が高レベルのとき（状態3,4）、信号D1と無関
係にターンオフする。更にトランジスタTBは信号Ｔが
高、信号D1及びD2が低レベルのとき（状態１）も、信号
，D1及びD2がトランジスタT1，T2，T3に供給されるた
めにターンオフする。トランジスタT1，T2及びT2は状態
１においてターンオフするため、トランジスタTMはクロ
ックパルスCMを受信せず、従ってターンオフし、フリッ
プフロップ40の論理状態は変化しない。
に発生する。このとき、トランジスタTBがターンオンし
なければならない。しかし、信号D1及びD2がフリップフ
ロップ40に影響を与えることができないとき（信号Ｔが
低レベルのとき）、フリップフロップ40はバス120のデ
ータにアクセス可能のままとする必要がある。これがた
め、このときもトランジスタTBをターンオンする必要が
ある。以上から、トランジスタTBは状態1,3及び４にお
いてのみターンオフする必要がある。信号Ｔが低レベル
のとき、インバータIT2が高レベル信号がダイオードと
して接続したトランジスタT6を経てトランジスタTBのゲ
ート電極に供給される（インバータIT1の出力を使用す
ることもできるが、この接続は図を簡単にするために省
略した）。信号ＴはトランジスタT7に供給され、信号D2
はトランジスタT8に供給される。トランジスタTBは信号
Ｔ及びD2が高レベルのとき（状態3,4）、信号D1と無関
係にターンオフする。更にトランジスタTBは信号Ｔが
高、信号D1及びD2が低レベルのとき（状態１）も、信号
，D1及びD2がトランジスタT1，T2，T3に供給されるた
めにターンオフする。トランジスタT1，T2及びT2は状態
１においてターンオフするため、トランジスタTMはクロ
ックパルスCMを受信せず、従ってターンオフし、フリッ
プフロップ40の論理状態は変化しない。
第４図に示す回路40の代わりに次のようなもっと簡単な
回路を用いることができる。出力端子D1及びD2を（正）
エッジトリガJKフリップフロップのＪ及びＫ入力端子に
それぞれ接続し、比較装置154（又は152）の出力信号を
このJKフリップフロップのクロック入力端子に供給す
る。このJKフリップフロップの出力を出力レジスタ112
に供給する。斯かる回路は下表に示す状態を示す。
回路を用いることができる。出力端子D1及びD2を（正）
エッジトリガJKフリップフロップのＪ及びＫ入力端子に
それぞれ接続し、比較装置154（又は152）の出力信号を
このJKフリップフロップのクロック入力端子に供給す
る。このJKフリップフロップの出力を出力レジスタ112
に供給する。斯かる回路は下表に示す状態を示す。
上述の簡単な回路は、比較器142又は146がサイクルタイ
ムのどの瞬時に正方向エッジを発生し得るか既知である
ときにバス120からの又はレジスタ144及び148からの情
報をレジスタ112に異なるタイムスロットで送出する場
合に使用することができる。従って、他の瞬時（インタ
ーフェアを生じない）においてはレジスタ112をソフト
ウエア制御の下で書込んだり読取ったりすることができ
る。
ムのどの瞬時に正方向エッジを発生し得るか既知である
ときにバス120からの又はレジスタ144及び148からの情
報をレジスタ112に異なるタイムスロットで送出する場
合に使用することができる。従って、他の瞬時（インタ
ーフェアを生じない）においてはレジスタ112をソフト
ウエア制御の下で書込んだり読取ったりすることができ
る。
上述の第３図のプロセッサ100の構成は一例にすきず、
多くの変形が可能であると勿論である。
多くの変形が可能であると勿論である。
第１図は本発明による（集積）データソース回路を含む
データソースシステムのブロック図、 第２図は第１図に示すデータソース回路の実施例の一部
の構成図、 第３図はデータソースシステム用のプログラマブルプロ
セッサのブロック図、 第４図は第３図に示すプロセッサの一部の詳細回路図で
ある。 １……カウンタ ２……カウンタパルス入力端子 3a,3b……比較装置、3a……比較器 3b……比較レジスタ、４……決定装置 ５……出力ライン、６……比較器出力端子 ７……出力レジスタ、８……バス接続手段 ９……データライン 10……データソースシステム 11……データソース回路 FF1,…FF4……フリップフロップ E1,…E4……ANDゲート 100……プログラマブルプロセッサ 102……演算装置、104……アキュムレータ 106……スタックポインタ 108……データポインタ 110……Ｂ−レジスタ 112,114,116,118……入出力レジスタ 112a,114a,116a,118a……バッファ回路 120……内部バス接続手段 122……プログラムメモリ 124……プログラムカウンタ 126……アドレスバス 128……プログラムアドレスメモリ 130……アドレスレジスタ 132……ランダムアクセスメモリ 134……タイマ／制御装置 136……入出力端子、140……カウンタ 142,146……比較装置、144,148……決定装置 150……タイマレジスタ 40……出力レジスタ112のフリップフロップ
データソースシステムのブロック図、 第２図は第１図に示すデータソース回路の実施例の一部
の構成図、 第３図はデータソースシステム用のプログラマブルプロ
セッサのブロック図、 第４図は第３図に示すプロセッサの一部の詳細回路図で
ある。 １……カウンタ ２……カウンタパルス入力端子 3a,3b……比較装置、3a……比較器 3b……比較レジスタ、４……決定装置 ５……出力ライン、６……比較器出力端子 ７……出力レジスタ、８……バス接続手段 ９……データライン 10……データソースシステム 11……データソース回路 FF1,…FF4……フリップフロップ E1,…E4……ANDゲート 100……プログラマブルプロセッサ 102……演算装置、104……アキュムレータ 106……スタックポインタ 108……データポインタ 110……Ｂ−レジスタ 112,114,116,118……入出力レジスタ 112a,114a,116a,118a……バッファ回路 120……内部バス接続手段 122……プログラムメモリ 124……プログラムカウンタ 126……アドレスバス 128……プログラムアドレスメモリ 130……アドレスレジスタ 132……ランダムアクセスメモリ 134……タイマ／制御装置 136……入出力端子、140……カウンタ 142,146……比較装置、144,148……決定装置 150……タイマレジスタ 40……出力レジスタ112のフリップフロップ
Claims (15)
- 【請求項１】カウンタと比較装置を含み、カウンタが比
較装置にストアされているカウンタ位置に到達する際に
制御信号を比較装置の制御信号出力端子に発生するデー
タソース回路を具えるデータソースシステムにおいて、
複数個のフリップフロップと、同数の論理ゲートを含
み、各フリップフロップの出力端子が関連する論理ゲー
トの入力端子に接続され、これらゲートの出力が出力ラ
インを制御し、各論理ゲートの他方の入力端子が前記比
較装置の出力端子に接続され、前記フリップフロップに
プログラムされた信号を前記制御信号の発生に応答して
出力ラインに発生させる決定装置を具えていることを特
徴とするデータソースシステム。 - 【請求項２】特許請求の範囲第１項に記載のデータソー
スシステムにおいて、前記論理ゲートはANDゲートであ
ることを特徴とするデータソースシステム。 - 【請求項３】特許請求の範囲第１項に記載のデータソー
スシステムにおいて、前記比較装置は比較レジスタと比
較器から成ることを特徴とするデータソースシステム。 - 【請求項４】特許請求の範囲第１〜３項の何れかに記載
のデータソースシステムにおいて、前記出力ラインを出
力レジスタの入力端子に接続し、これら出力ライン上の
信号により出力レジスタの論理状態をセット、リセット
又は反転し得るように構成してあることを特徴とするデ
ータソースシステム。 - 【請求項５】特許請求の範囲第４項に記載のデータソー
スシステムにおいて、前記出力レジスタは出力フリップ
フロップを含み、且つ該出力フリップフロップの状態の
変化は１−状態又は０−状態へのセット又はこの出力フ
リップフロップの論理状態の反転であることを特徴とす
るデータソースシステム。 - 【請求項６】特許請求の範囲第４項に記載のデータソー
スシステムにおいて、前記出力レジスタは出力フリップ
フロップを含み、前記決定装置は各出力フリップフロッ
プにつき２個のフリップフロップを含み、その組合せ入
力論理状態に応じて次の４つの出力論理状態；変化せ
ず、１−状態にセット、０−状態にリセット又は出力フ
リップフロップの論理状態の反転；を生ずるようにして
あることを特徴とするデータソースシステム。 - 【請求項７】特許請求の範囲第１〜６項の何れかに記載
のデータソースシステムにおいて、少なくとも第２の比
較装置と該第２の比較装置により発生された制御信号に
より制御される第２の決定装置とを具えていることを特
徴とするデータソースシステム。 - 【請求項８】特許請求の範囲第７項に記載のデータソー
スシステムにおいて、前記少なくとも２個の決定装置は
同一の出力ラインを制御するようにしてあることを特徴
とするデータソースシステム。 - 【請求項９】特許請求の範囲第７項に記載のデータソー
スシステムにおいて、前記２個の決定装置は１個の出力
レジスタを制御するようにしてあることを特徴とするデ
ータソースシステム。 - 【請求項１０】特許請求の範囲第９項に記載のデータソ
ースシステムにおいて、前記出力レジスタは出力フリッ
プフロップを含み、各フリップフロップはセット入力端
子及びリセット入力端子を有し、第１の決定装置がその
セット入力端子を制御し、第２の決定装置がそのリセッ
ト入力端子を制御するようにしてあることを特徴とする
データソースシステム。 - 【請求項１１】特許請求の範囲第４項に記載のデータソ
ースシステムにおいて、前記出力レジスタはトグルフリ
ップフロップ回路を含み、そのトグル入力端子を決定装
置の出力ラインに接続してあることを特徴とするデータ
ソースシステム。 - 【請求項１２】演算装置と、プログラムメモリと、いく
つかのレジスタ及び入出力レジスタ形態の通信手段と、
これらの素子を互に及び環境に接続するバス接続手段と
を含むデジタル信号処理用プログラマブルプロセッサに
おいて、当該プロセッサは、カウンタと比較装置を含
み、カウンタが比較装置にストアされているカウンタ位
置に到達する際に制御信号を比較装置の制御信号出力端
子に発生するデータソース回路を具え、該データソース
回路には、複数個のフリップフロップと、同数の論理ゲ
ートを含み、各フリップフロップの出力端子が関連する
論理ゲートの入力端子に接続され、これらゲートの出力
が出力ラインを制御し、各論理ゲートの他方の入力端子
が前記比較装置の出力端子に接続され、前記フリップフ
ロップにプログラムされた信号を前記制御信号の発生に
応答して出力ラインに発生させる決定装置が設けられて
いることを特徴とするプログラマブルプロセッサ。 - 【請求項１３】特許請求の範囲第12項に記載のプログラ
マブルプロセッサにおいて、前記比較装置の入力端子と
決定装置の入力端子をバス接続手段に接続してあること
を特徴とするプログラマブルプロセッサ。 - 【請求項１４】特許請求の範囲第13項に記載のプログラ
マブルプロセッサにおいて、出力レジスタの入力端子を
決定装置の出力端子に直接接続してあることを特徴とす
るプログラマブルプロセッサ。 - 【請求項１５】特許請求の範囲第14項に記載のプログラ
マブルプロセッサにおいて、前記出力レジスタはバス接
続手段に接続された別の入力端子を具えていることを特
徴とするプログラマブルプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8501202 | 1985-04-26 | ||
| NL8501202A NL8501202A (nl) | 1985-04-26 | 1985-04-26 | Teller-comparator-schakeling en microprocessor met multiple simultaan aan te sturen uitgangen. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61250739A JPS61250739A (ja) | 1986-11-07 |
| JPH0754466B2 true JPH0754466B2 (ja) | 1995-06-07 |
Family
ID=19845892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61096624A Expired - Lifetime JPH0754466B2 (ja) | 1985-04-26 | 1986-04-25 | デ−タソ−スシステム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4756013A (ja) |
| EP (1) | EP0199423A1 (ja) |
| JP (1) | JPH0754466B2 (ja) |
| KR (1) | KR940009379B1 (ja) |
| ES (1) | ES8800804A1 (ja) |
| NL (1) | NL8501202A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077904B2 (ja) * | 1987-09-14 | 1995-01-30 | 三菱電機株式会社 | パルス発生回路 |
| DE3925734A1 (de) * | 1988-08-05 | 1990-02-08 | Vaillant Joh Gmbh & Co | Schaltung zur ueberwachung eines zeitgliedes |
| JPH0752395B2 (ja) * | 1988-10-20 | 1995-06-05 | 日本電気株式会社 | 情報処理装置 |
| JPH02287629A (ja) * | 1989-04-27 | 1990-11-27 | Matsushita Electric Ind Co Ltd | マイクロプロセッサ |
| JPH02287658A (ja) * | 1989-04-27 | 1990-11-27 | Matsushita Electric Ind Co Ltd | マイクロプロセッサ |
| US5060244A (en) * | 1989-07-28 | 1991-10-22 | Texas Instruments Incorporated | Method and apparatus for indicating when the total in a counter reaches a given number |
| US5029272A (en) * | 1989-11-03 | 1991-07-02 | Motorola, Inc. | Input/output circuit with programmable input sensing time |
| JP2561750B2 (ja) * | 1990-10-30 | 1996-12-11 | 三菱電機株式会社 | パルス発生回路 |
| US5436914A (en) * | 1991-11-08 | 1995-07-25 | International Business Machines Corporation | Control of non-resettable counters by multiple processes |
| US5444403A (en) * | 1992-12-22 | 1995-08-22 | Kabushiki Kaisha Toshiba | Duty discriminating circuit |
| US5381454A (en) * | 1993-09-20 | 1995-01-10 | Motorola, Inc. | Circuit and method of resetting a data compressor/decompressor |
| US7223465B2 (en) * | 2004-12-29 | 2007-05-29 | General Electric Company | SiC/SiC composites incorporating uncoated fibers to improve interlaminar strength |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034181B1 (ja) * | 1969-12-13 | 1975-11-06 | ||
| FR2073660A5 (ja) * | 1969-12-13 | 1971-10-01 | Tokyo Shibaura Electric Co | |
| DE2129419C3 (de) * | 1971-06-14 | 1981-12-10 | Siemens AG, 1000 Berlin und 8000 München | Steuereinrichtung für Spritzgießmaschinen, insbesondere Kunststoffspritzgießmaschinen |
| JPS5248924A (en) * | 1975-10-17 | 1977-04-19 | Hitachi Ltd | Automatic driving control unit |
| US4284979A (en) * | 1977-07-22 | 1981-08-18 | General Electric Company | Coding system for simultaneously signaling selected ones of a plurality of devices |
| JPS5427681A (en) * | 1977-07-29 | 1979-03-01 | Toyoda Mach Works Ltd | Decode circuit of code input |
| US4284953A (en) * | 1977-12-23 | 1981-08-18 | Motorola, Inc. | Character framing circuit |
| JPS6025952B2 (ja) * | 1978-05-20 | 1985-06-21 | アイホン株式会社 | 時限方式 |
| JPS5699528A (en) * | 1980-01-10 | 1981-08-10 | Toshiba Corp | Timer device of computer system |
| US4420814A (en) * | 1980-06-27 | 1983-12-13 | Nippon Air Brake Co., Ltd. | Wheel speed measuring circuit |
| FR2508669A1 (fr) * | 1981-06-24 | 1982-12-31 | Fordahl | Dispositif logique programmable de prise, traitement et transmission de donnees |
| US4443765A (en) * | 1981-09-18 | 1984-04-17 | The United States Of America As Represented By The Secretary Of The Navy | Digital multi-tapped delay line with automatic time-domain programming |
| DE3213800A1 (de) * | 1982-04-15 | 1983-10-27 | Alfred Teves Gmbh, 6000 Frankfurt | Verfahren zur ausgabe von jeweils der impulsfrequenz und der periode zweier aufeinanderfolgender impulse einer impulsfolge entsprechender werte und vorrichtung zur durchfuehrung des verfahrens |
| US4495628A (en) * | 1982-06-17 | 1985-01-22 | Storage Technology Partners | CMOS LSI and VLSI chips having internal delay testing capability |
-
1985
- 1985-04-26 NL NL8501202A patent/NL8501202A/nl not_active Application Discontinuation
-
1986
- 1986-04-23 EP EP86200694A patent/EP0199423A1/en not_active Withdrawn
- 1986-04-23 US US06/855,525 patent/US4756013A/en not_active Expired - Fee Related
- 1986-04-23 ES ES554283A patent/ES8800804A1/es not_active Expired
- 1986-04-25 KR KR1019860003197A patent/KR940009379B1/ko not_active IP Right Cessation
- 1986-04-25 JP JP61096624A patent/JPH0754466B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| ES554283A0 (es) | 1987-11-16 |
| NL8501202A (nl) | 1986-11-17 |
| KR860008505A (ko) | 1986-11-15 |
| EP0199423A1 (en) | 1986-10-29 |
| JPS61250739A (ja) | 1986-11-07 |
| US4756013A (en) | 1988-07-05 |
| KR940009379B1 (ko) | 1994-10-07 |
| ES8800804A1 (es) | 1987-11-16 |
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