JPS6025952B2 - 時限方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、例えば交換機器装置等の時限動作を行なわせ
る時限方式に関する。

一般に、交摸擬器装置等の動作にあたって、つぎの動作
あるいは操作までの時間間隔を制限する必要のある場合
がいよいよある。

例えば、回路動作が所定の時間間隔内で行なわれなかっ
たときには代りの動作を自動的に行なわせるかあるいは
警報を出す必要の生ずる場合が多い。従来、このような
時限方式に用いられる回路としては、遅緩作動継電器と
その組合せ回路、あるいはかかる回路にサーミスタの如
き補助素子を使用した回路、蓄電器により継電器の動作
を制御する容量時限回路、又は、時間間隔をパルスでそ
の都度計数する回路等が知られている。しかしながらか
かる従来の時限方式によるときは、対象として取扱える
時象（動作）が一つの回路につき一つに限られ、各々専
用の回路を用意する必要があり、稼動効率、経済効率が
悪く、消費電力も大きくなり、更に、スペース的に見た
場合も集積度が低下するという欠点があった。

また使用される素子が機械構造の物が多く、寿命が短か
〈高価につく上に、時限時間の設定や変更、時限時間経
過後の処理動作の修正や変更が簡単には行なえないとい
う欠点があった。本発明は、かかる従来の欠点を解消す
べく、鋭意研究の結果なされたもので、第１図に示す如
くシステム全体を制御する中央処理装置（ＣＰＵ）、一
定速度のパルスを発生するパルスジェネレータ（Ｐ，Ｇ
）、Ｐ，Ｇより供給されるパルスを計数し、バイナリー
コード（ＢＣＤ）により出力するバイナリーカウンタ−
（ＣＯＵＮＴ），ＣＯＵＮＴの出力を取込み、前記ＣＰ
Ｕの指示によりこれをデー夕として伝達するボート回路
（０−ＰＯＲＴ）対象とする時象と時限時刻とを対応し
た形で記憶するランダムアクセスメモリー（ＲＡＭ），
Ｐ，Ｇが発生するパルスを所定のフオームに形成し、Ｃ
ＰＵに割込み処理を要求する信号を作るインターラプト
回路（ＩＮＴ）とを含み、システムの本釆的な機能部分
（ＳＹＳＴＥＭ）からＣＰＵに、時限動作の要求又は必
要性が生じた際、ＣＰＵに、０一ＰＯＲＴよりその時点
における時刻を読み取らせ、その時刻に、予じめ設定さ
れた前記時限動作に見合った時限時刻を加算して、その
結果の時限時刻と時限動作の内容とを対応させて前記Ｒ
ＡＭに記憶させ、しかる後前記ＩＮＴの割込み要求に応
じてその都度０−ＰＯＲＴにおける現時刻のデータがＲ
ＡＭにおける時刻のデータと一致した時点で、当該時刻
に対応してＲＡＭに記憶させた時限動作の内容を実行さ
せるよう横成された時限方式を提供しようとするもので
ある。

以下第２図に示す本発明の説明図につきその詳細を説明
する。

同図は、Ｐ，Ｇの周波数ｆｓ＝２日２、ＣＯＵＮＴのビ
ット数４ビット、最大時限時間８秒の場合の時限方式で
あって、Ｐ，Ｇからは０．９段間隔のパルスがＣＯＵＮ
ｈこ送られ、ＣＯＵＮＴは、ら〜ｔ，５までの時刻に対
応するパルスに対して、それぞれ（００００）〜（１１
１１）のＢＣＤを周期的に出力している。いま、ＳＹＳ
ＴＥＭからＣＰＵに、ｔｏから１．９砂の時点で“４番
の端末が３．現砂たっても次の処理をしなければ警告音
を発生せよ”との時限動作の要求が起ったとする（時限
発生１）。

ＣＰＵは、ＳＹＳＴＥＭからの前記要求に応じて直ちに
、０−ＰＯＲＴから、その時点における時刻（００１１
）を読み取り、この時刻に所定の時限時間（０１１０）
を加算して、その和を、時限動作（警告音）の内容と対
応させてＲＡＭの４番地に記憶させる。次にｔｏから２
．５秒の時点において、ＳＹＳＴＥＭからＣＰＵに、“
１番の端末が６９砂たっても次の処理をしなければキャ
ンセルせよ”との要求が起ったとする（時限発生２）。
この場合も時限発生１の場合と同様に、ＣＰＵは、０−
ＰＯＲＴからその時点における時刻（０１０１）を読み
取り、所定の時限時間（１１０１）を加算してその和を
時限動作（キャンセル）の内容と対応させてＲＡＭの１
番地に記憶させる。この間ＣＰＵは、岬Ｔによる割り込
み処理要求に応じて○‐ＰＯＲＴから０．５秒間隔でそ
の時点のデータを読み取り、ＲＡＭの記憶内容と照合し
ているが、この時点では、両者の時刻は一致しないので
記憶内容はそのままである。

更に、ｔｏから４秒の時点において、ＳＹＳＴＥＭから
ＣＰＵ‘こ、“４番の端末は次の処理を実行したから時
限処理は不用になった”との要求があり（時限発生３）
、ＲＡＭの４番地のデータは、ＣＰＵの指令により消去
される。

以上のＳＹＳＴＥＭからＣＰＵへの要求に基づくＲＡＭ
への記憶ならびに内容消去のＣＰＵの処理フローは第３
図の通りである。而して、時限発生１から６．５秒経過
に至るまで、ＲＡＭの１番地の記憶の消去指令がない場
合、第４図の動作フローに示すように、ＣＰＵは、１番
の端末に所定の処理を実行させ、ＲＡＭの１番地の記憶
内容を消去する。

以上の説明からも明らかなように、本発明により取扱う
ことのできる時限時間（ＴＭｘ）は、Ｐ，Ｇによる基準
となるパルスの周波数＄とＣＯＵＮＴのビット数ｎによ
り決定される。すなわち ＴＭ＾ｘ＝１／＄×２ｎ（
ｓ敗）例えば ね＝２ＨＺ、 ｎ＝８ビットの場合ＴＭ
＾ｘ＝１／２×〆＝１２嶺酉である。ここで、基準パル
スは、時限動作の要求が発生する時期とは無関係にＰ，
Ｇで作られるため、相互の位相により時限時間には１／
ｆｓｓｅｃ以内の誤差を生じるが、ｆｓを高くし、分解
能を上げるか、発生時点から最初の割込処理要求のあっ
た時点を起点として扱うことにより、この問題は解決で
きる。

なお、事実上“０”の時刻（ＣＯＵＮＴの全てのビット
が０の場合）は、無意として使うことはできない。以上
のことから、ＣＯＵＮＴのビット数を固定して考えた場
合、＄を、ＣＰＵの処理能力により規定される上限以内
の範囲で設定し、ＴＭ＾ｘを決定することができる。

以上詳述したところから明らかな通り、本発明によれば
、時限要求の内容や発生時刻あるいはタイミングの如何
にかかわらず、唯一の回路を用意するだけで対処するこ
とができ、しかも構成素子は全てＩＣの如き電子素子で
あるので、寿命は極めて永く低廉である。

また時限時間の設定や変更あるいは時限時間経過後の処
理内容の修正や変更、システムのプログラムを修正ある
いは変更するだけで行なうことができ、交換機、シーケ
ンス制御器、測定システム等の自動化その他広範囲の分
野へ容易に応用することができる。更に、Ｐ，Ｇの速度
を変更することにより、時限時間の最長時間とその精度
を必要に応じて随時設定することができ、かつまた、稼
動効率、経済効率ともに優れ、消費磁力も極めて少ない
。

【図面の簡単な説明】

第１図は、本発明の回路構成を示すブロック図、第２図
は、本発明の一実施例における時限動作の要求とこれに
対応するＣＰＵの指令およびＲＡＭの記憶内容を示す説
明図、第３図および第４図はＣＰＵの指令の内容を示す
フローシートである。 ＣＰＵ・・・・・・中央処理装置、Ｐ，Ｇ・…・・パル
スジェネレーター、ＣＯＵＮＴ・・・・・・バイナリー
カウンタ一、０−ＰＯＲＴ・・・・・・ボート回路、Ｒ
ＡＭ・・・・・・ランダムアクセスメモリー、ｍＴ……
インターラプト回路、ＳＹＳＴＥＭ・・・・・・システ
ムの本来的な機能部分。 多１図 図 Ｎ 湯 多３図 多４図

Claims (1)

1. 【特許請求の範囲】 １ システムを制御する中央処理装置、一定速度のパル
   スを発生するパルスジエネレータ、パルスジエネレータ
   より供給されるパルスを計数し、バイナリーコードによ
   り出力するバイナリーカウンター、バイナリーカウンタ
   ーの出力を前記中央処理装置の指示によりこれをデータ
   として伝達するポート回路、対象とする事象と時限時刻
   とを対応した形で記憶するランダムアクセスメモリー、
   パルスジエネレータが発生するパルスを所定のフオーム
   に整形し、中央処理装置に割り込み処理を要求する信号
   を作るインターラプト回路とを含み、中央処理装置に時
   限動作の要求又は必要性が生じた際、前記中央処理装置
   に、ポート回路よりその時点における時刻を読み取らせ
   、その時刻に、予じめ設定された前記時限動作に見合つ
   た時限時間を加算して、その結果の時限時刻と時限動作
   の内容とを対応させて前記ランダムアクセスメモリーに
   記憶させ、しかる後前記インターラプト回路の割込要求
   に応じて、その都度ポート回路における時刻のデータを
   読み取らせ、ランダムアクセスメモリーに記憶させた時
   限時刻と対照させて、ポート回路における時刻のデータ
   がランダムアクセスメモリーにおける時刻のデータと一
   致した時点で、当該時刻に対応してランダムアクセスメ
   モリーに記憶させた時限動作の内容を実行させるよう構
   成されたことを特徴とする時限方式。 ２ 時限時刻と時限動作の内容とは、ランダムアクセス
   メモリー中の時限動作の要求又は必要性の生じた端末に
   対応する番地に記憶される特許請求の範囲第１項記載の
   時限方式。 ３ ランダムアクセスメモリーに記憶された時限時刻と
   時限動作の内容とは、中央処理装置の出す、消去指令お
   よび当該時限動作指令により消去される特許請求の範囲
   第１項又は第２項記載の時限方式。