JPS63278113A - タイマ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータ等のデータ処理装置におしりるタ
イマ制御装置に関する。

〔従来の技術〕

第５図は従来のこの種のタイマ制御装置の構成を示すブ
ロック図である。

汎用データメモリ部３０はバス９ａ、９ｂ、９ｃからな
るシステムバス９を介して図示しないＣＰＵ（中央処理
装置）と接続されている。記憶素子部１は汎用のデータ
メモリを用いてなり、タイマ計数データ及びタイマ動作
に係るステータス情報が格納される。

記憶素子部１に書込むべきデータはＣＰＵ側からはハス
９ｃを介して与えられ、またタイマ計数部５からも与え
られる。記憶素子部１の読出しデータのうちタイマ計数
データはタイマ計数部５に設定され、他のデータはバス
９ｃを介してＣＰＵ側へ送られる。バス９ｂはアドレス
伝送用、またハス９ａは制御信号伝送用であり、アドレ
ス信号はタイマアドレス切換回路２へ、また制御信号は
タイマメモリ競合制御回路３へ入力される。

一方タイマ制御部４は汎用データメモリ部３０の全体的
制御を司り、タイマ計数部５に対して設定されたタイマ
計数データのデクリメントを行わせ、またタイマアドレ
スカウンタ６に対してはそのインクリメント及びリセッ
トを行わせる。タイマアドレスカウンタ６出力はタイマ
アドレス変換回路７へ入力されて記憶素子部１のアドレ
ス体系に変換され、これがタイマアドレス切換回路２へ
入力される。

タイマ制御部４はこの汎用データメ干り部３０にタイマ
制御動作を行わせる場合にはタイマメモリ競合制御回路
３にそれを報じ、タイマメモリ競合制御回路３はタイマ
アドレス切換回路２及び記憶素子部１へ所定出力を発し
て、タイマアドレス変換回路７出力によって記憶素子部
１をアクセスし、また読出しデータをタイマ計数部５へ
出力するように制御する。それ以外の場合はタイマアド
レス切換回路２はバス９ｂから与えられたアドレスを選
択し、また記憶素子部１への入出力をバス９ｃとの間で
行わせる。タイマアドレスカウンタ６出力はまた最大点
数設定比較回路８にも与えられており、この回路８に、
タイマアドレスカウンタ６に計数させるべき最大値を予
め設定しておき、タイマアドレスカウンタ６出力がこの
最大値に達するとそれをタイマ制御部４に報しさせ、タ
イマ制御部４はこれを受けてタイマアドレスカウンタ６
をリセットするように構成されている。

而してこのようなタイマ制御装置は必要とする時限点数
に応じて記憶素子部１にタイマ計数データを予め書込ん
でおき、その起動に際してはタイマ番号に対応するアド
レスのデータをタイマ計数部５へ読出し、これをデクリ
メンｌ−して再度、記す、ａ素子部１へ書込む処理を全
タイマにつき反復実行する。

〔発明が解決しようとする問題点〕

然して以上の如きタイマ制御装置においては１つのタイ
マで時限処理できる範囲には限界があった。即ちタイマ
計数部５の数値のデクリメントの周期を一定、つまり時
限処理精度を一定とすると、記憶素子部１の各番地に書
込み得る最大値が最大時限となるからである。換言すれ
ば最大時限を大きくするには時限処理精度の低下が避け
られなかった。

本発明は斯かる従来の問題点を解決するためになされた
ものであり、時限処理精度を低下させることなく広範囲
な時限処理が可能なタイマ制御１１装置を提供すること
を目的とする。

〔問題点を解決するだめの手段〕

本発明のタイマ制御装置は、タイマ計数データを格納し
ておくメモリ、つまり前述の記憶素子部のアドレスに対
応させて時限拡大の要否を表すデータを記憶しておく手
段と、時限拡大を必要とする場合に２アドレス分のタイ
マ計数データによって順次的に時限処理する手段とを具
備するものである。

〔作用〕

前記メモリのアドレスが時限拡大を必要とする場合であ
ると２アドレス分のタイマ計数データが、つまりタイマ
２点分のデータがタイマ１点分のデータとして時限処理
される。これによって時限の拡大が図れることになる。

〔実施例〕

以下本発明をその実施例を示す図面に基づいて詳述する
。第１図は本発明のタイマ制御装置のブロック図である
。

汎用データメモリ部３０はハス９ａ、９ｂ、９ｃからな
るシステムバス９を介して図示しないＣＰＵ　（中央処
理装置）と接続されている。記憶素子部１は汎用のデー
タメモリを用いてなり、タイマ計数データ及びタイマ動
作に係るステータス情報が格納される。

記（１素子部１に書込むべきデータはＣＰＵ側からはハ
ス９ｃを介して与えられ、またタイマ計数部５からも与
えられる。記４．１素子部１の読出しデータのうちタイ
マ計数データはタイマ計数部５に設定され、他のデータ
はバス９Ｃを介してＣＰＵ側へ送られる。ハス９ｂはア
ドレス伝送用、またバス９ａは制御信号伝送用であり、
アドレス信号はタイマアドレス切換回路２へ、また制御
信号はタイマメモリ競合制御回路３へ入力される。

一方タイマ制御部４は汎用データメモリ部３０の全体的
制御を司り、タイマ計数部５に対して設定されたタイマ
計数データのデクリメントを行わせ、またタイマアドレ
スカウンタ６に対してはそのインクリメント及びリセッ
トを行わせる。タイマ計数部５はタイムアツプ（計数デ
ーターＯ）をタイマ制御部４へ報しる。タイマアドレス
カウンタ６出力はタイマアドレス変換回路７へ入力され
て記憶素子部１のアドレス体系に変換し、これをタイマ
アドレス切換回路２へ入力する。

タイマ制御部４はこの汎用データメモリ部３０にタイマ
制御動作を行わせる場合にはタイマメモリ競合制御回路
３にそれを報じ、タイマメモリ競合制御回路３はタイマ
アドレス切換回路２及び記憶素子部ｌへ所定出力を発し
て、タイマアドレス変換回路７出力によって記憶素子部
１をアクセスし、また読出しデータをタイマ計数部５へ
出力するように制御する。それ以外の場合はタイマアド
レス切換回路２はハス９ｂから与えられたアドレスを選
択し、また記憶素子部１への入出力をバス９ｃとの間で
行わせる。

以上の構成は第５図に示した従来装置と同様である。な
お第５図に示した最大点数設定比較回路８を設けてもよ
いことは勿論である。

而して本発明装置においては時限拡大記憶部１０を有し
ており、第２図に示すようにタイマアドレスカウンタ６
の内容によって特定される各タイマが時限拡大の要否を
示す時限拡大フラグ１０１、タイマの起動を指示する起
動フラグ１０２、タイムアツプをｃｐｕへ伝えるオンフ
ラグ１０３及び後述する計数データ上位部Ｂ（第３図参
照）が０になったか否かを示す上位タイムアツプフラグ
１０４が格納されており、このような状態を表す情報は
ステータスアドレスカウンタ１２から与えられるステー
タスアドレスごとに格納されている。

ステータスアドレスカウンタ１２はタイマ制御部４によ
ってインクリメントされ、このカウント値はアドレス切
換回路１１を介して、バス９ｂを経てｃＰＵから与えら
れるアドレスと選択的に時限拡大記憶部１０へ与えられ
る。

第３図は記憶素子部１の記憶内容の一部を示す概念図で
あり、２つのアドレスのデータを順次的に使用して１つ
のタイマとしての時限拡大を図る部分に相当している。

次に第４図のフローチャートに基づき本発明装置の制御
手順を説明する。

まずタイマ処理に先立ってＣＰＵから各ステータスアド
レスに対応する時限拡大フラグ１０１、起動フラグ１０
２を時限拡大記憶部１０に与えてこれらを設定させ、ま
た各タイマアドレスに対応するタイマ計数データを記憶
素子部１に与えてこれらを書込ませる。そして時限拡大
を行わせるステータスアドレスに対応するタイマアドレ
スには第３図に示すようにタイマ計数データの下位、上
位を書込む。

さてタイマ制御部４はまずステータスアドレスカウンタ
１２に所定のステータスアドレスを与えて時限拡大記憶
部１０から時限拡大フラグ１０１を読み出す（Ｓｌ）。

これがセットされていない（−〇）場合は（Ｓ２）、タ
イマ１点分の通常の計数処理を行う（Ｓ３）。このとき
タイマアドレスカウンタ６及びステータスアドレスカウ
ンタ１２は１ずつインクリメントされる。

一部ステップＳ２で時限拡大フラグがセントされていた
（−１）場合は起動フラグ１０２を調べ（Ｓ４）、これ
がセントされていない場合はオンフラグ１０３を修正し
くＳ５）、また上位タイマアップフラグ１０４をリセッ
トしくＳ６）、更にタイマアドレスカウンタ６及びステ
ータスアドレスカウンタ１２を２ずつインクリメントす
る（Ｓ７）。

ステップＳ４において起動フラグがセットされている場
合はタイマアドレスカウンタ６に従って記憶素子部１の
内容を読出し、その内容がＯである場合は（Ｓ８）上位
タイムアンプフラグ１．０４のセント。

リセットを調べ（Ｓｌｌ）　、これがセントされている
ときは、タイムアンプしたのでオンフラグ１０３を修正
しく５１２）　、タイマアドレスカウンタ６及びステー
タスアドレスカウンタ１２を２インクリメントする（Ｓ
１３）。

ステップＳｌｌにおいて上位タイムアツプフラグ１０４
がリセットされている場合はタイマ計数データ下位部を
デクリメントしく５１４）そのデータを記憶素子部１へ
格納しく５１５）、タイマアドレスカウンタ６を１イン
クリメントしく５１６）　、更にタイマ計数データ上位
部をデクリメントしく５１７）そのデータを記憶素子部
１へ格納する（３１８）。このときタイマ計数データが
Ｏになっている場合は（５１９）、上位タイムアツプフ
ラグをセントしく５２０）、タイマアドレスカウンタ６
を１インクリメントし、またステータスアドレスカウン
タ１２を２インクリメンＩ・する（５２１）。

ステップＳ１９で計数データ」二位部がＯでない場合は
直接ステップＳ２］　へ入る。

更にステップＳ８において計数データ下位部がＯでない
場合は計数データ下位部をデクリメントしくＳ９）その
データを記（１素子部１に格納しく５ＩＯ）、次にタイ
マアドレスカウンタ６、ステータスアドレスカウンタ１
２を２インクリメントする（Ｓ７）。

このような処理を最大点数回実行し、それを反復するの
である。

上記動作を本発明に係る部分についてのみもう少し詳し
く説明すると、タイマが起動されると、まず、タイマ計
数データ下位部がタイマ計数部５へ読出され、ここで１
デクリメントされて再び記憶素子部１へ書込まれる（Ｓ
ＩＯ）。

この場合は次のタイマアドレスの内容はタイマ計数デー
タ上位部であるから、これを読む必要はなく、タイマア
ドレス、ステータスアドレスと共に＋２する。そして新
たなアドレスにつき同様の処理を繰り返す。このように
して時間が経過するとやがて下位データが０になりＳ８
からＳｌｌへ移る。

以後下位データのみならず上位データもデクリメントさ
れていき、上位データも０となったところでタイムアン
プとする（Ｓ２０）。

このようなタイマ制御を行う場合はステップＳｉ４〜Ｓ
１８にみられるようにタイマ計数データ下位。

上位を順次デクリメントするので２アドレス分のデータ
のタイマを得ることができ、精度低下なしに時限の拡大
を図れるのである。

なお前述の実施例ではタイムアンプをオンフラグ１０３
によってＣＰＵに報じることとしたが、タイムアツプで
ＣＰＵに割込がかかるようにしてもよい。

〔発明の効果〕

以上の如き本発明においてはタイマ２点分のデータをタ
イマ１点分として計数処理を行うのでタイマの精度低下
なしに時限の拡大処理が図れる。

【図面の簡単な説明】

第１図は本発明装置の構成を略示するブロック図、第２
図は時限拡大記憶部１０の、また第３図は記憶素子部１
の記憶内容の一部を示す概念図、第４図は本発明装置の
処理手順を示すフローチャート、第５図は従来装置の構
成を略示するブロック図である。 １・・・記憶素子部　４・・・タイマ制御部５・・・タ
イマ計数部　６・・・タイマアドレスカウンタ１０・・
・時限拡大記憶部　１１・・・アドレス切換回路１２・
・・ステータスアドレスカウンタなお、回申、同一符号
は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １、メモリに格納されたタイマ計数データによって時限
   処理を行うタイマ制御装置において、前記メモリのアド
   レスに対応させて時限拡大の要否を表すデータを記憶し
   ておく手段と、時限拡大を必要とする場合に２アドレス
   分のタイマ計数データによって順次的に時限処理する手
   段とを具備することを特徴とするタイマ制御装置。