JPH02209010A - タイミングパルス生成回路 - Google Patents
タイミングパルス生成回路Info
- Publication number
- JPH02209010A JPH02209010A JP1030607A JP3060789A JPH02209010A JP H02209010 A JPH02209010 A JP H02209010A JP 1030607 A JP1030607 A JP 1030607A JP 3060789 A JP3060789 A JP 3060789A JP H02209010 A JPH02209010 A JP H02209010A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- timing pulse
- counter
- written
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は基準クロックおよびタイミングパルスを有す
る回路において、これらに同期し、回路を動作させるに
必要なタイミングパルス生成回路に関するものである。
る回路において、これらに同期し、回路を動作させるに
必要なタイミングパルス生成回路に関するものである。
第４図は従来のタイミングパルス生成回路のブロック図
で、図において、（１）はクロック入力端子、（２）は
リセットまたはプリセット端子、（８）はカウンタ、（
γ）はＲＯＭを示す。
で、図において、（１）はクロック入力端子、（２）は
リセットまたはプリセット端子、（８）はカウンタ、（
γ）はＲＯＭを示す。
次に動作について説明する。カウンタ（８）にリセット
（またはプリセット）端子（２）よりパルスが加えられ
ると、カウンタ（８）の計数値はＯまたは設定された値
となる。その後、クロック入力端子（１）よυクロック
が入力されると、カウンタ（８）の計数値は順次カクン
トアツプして行く。ＲＯＭ（γ）にはアドレスＡＯ〜Ａ
ｎ（すなわちカウンタ（８）の出力ＱＯ〜Ｑｎ）に応じ
て、あらかじめ書き込まれたデータが出力端子０ｏ−Ｏ
ｐに出力され、これをタイミングパルスとして利用する
。
（またはプリセット）端子（２）よりパルスが加えられ
ると、カウンタ（８）の計数値はＯまたは設定された値
となる。その後、クロック入力端子（１）よυクロック
が入力されると、カウンタ（８）の計数値は順次カクン
トアツプして行く。ＲＯＭ（γ）にはアドレスＡＯ〜Ａ
ｎ（すなわちカウンタ（８）の出力ＱＯ〜Ｑｎ）に応じ
て、あらかじめ書き込まれたデータが出力端子０ｏ−Ｏ
ｐに出力され、これをタイミングパルスとして利用する
。
従来のタイミングパルス生成回路は以上のように構成さ
れていたので、ＲＯＭには（カウンタの周期）×（出力
ビツト数）のデータを書き込む必要があり、カウンタの
周期が長くかつタイミングパルスの変化が少ない場合に
は、ＲＯＭのデータが冗長になるという問題点があった
。
れていたので、ＲＯＭには（カウンタの周期）×（出力
ビツト数）のデータを書き込む必要があり、カウンタの
周期が長くかつタイミングパルスの変化が少ない場合に
は、ＲＯＭのデータが冗長になるという問題点があった
。
この発明は上記のような問題点を解消するためになされ
たもので、ＲＯＭに書き込むデータの冗長性を無くした
タイミングパルス生成回路を得ることを目的とする。
たもので、ＲＯＭに書き込むデータの冗長性を無くした
タイミングパルス生成回路を得ることを目的とする。
この発明に係るタイミングパルス生成回路はＲＯＭを２
段構成としたものである。
段構成としたものである。
この発明におけるタイミングパルス生成回路は第１のＲ
ＯＭにはカウンタのアドレスの変化に対して、タイミン
グパルスの変化点であるがどうか変化点の場合はその番
号を書き込んだＲＯＭを用い、第２のＲＯＭにはタイミ
ングパルスの変化点に対する出力データを書き込んだＲ
ＯＭを用いることによシ書き込みデータの冗長性を無く
する。
ＯＭにはカウンタのアドレスの変化に対して、タイミン
グパルスの変化点であるがどうか変化点の場合はその番
号を書き込んだＲＯＭを用い、第２のＲＯＭにはタイミ
ングパルスの変化点に対する出力データを書き込んだＲ
ＯＭを用いることによシ書き込みデータの冗長性を無く
する。
以下、この発明の一実施例を図について説明する。第１
図において、（１）はクロック入力端子、（２）はリセ
ットまたはプリセット端子、（８）はカウンタ、（４）
はＲＯＭ（第１のＲＯＭ ） 、 ＜６）はＲＯＭ（第
２のＲＯＭ）である。
図において、（１）はクロック入力端子、（２）はリセ
ットまたはプリセット端子、（８）はカウンタ、（４）
はＲＯＭ（第１のＲＯＭ ） 、 ＜６）はＲＯＭ（第
２のＲＯＭ）である。
また、第２図は第１図におけるタイミングチャートを示
し、（ａ）はカウンタ（８）の計数値、（ｂ）はクロッ
ク入力端子（１）に加えられるクロック、 （ＣＩはＲ
ＯＭ（４）の出力データ（ＲＯＭ（５）の入力アドレス
）、ｌｄｌ 、 （８１はＲＯＭ （５）の出力データ
である。
し、（ａ）はカウンタ（８）の計数値、（ｂ）はクロッ
ク入力端子（１）に加えられるクロック、 （ＣＩはＲ
ＯＭ（４）の出力データ（ＲＯＭ（５）の入力アドレス
）、ｌｄｌ 、 （８１はＲＯＭ （５）の出力データ
である。
次に動作について説明する。カウンタ（８）にリセット
（またはプリセット）端子（２）よシパルスが加えられ
ると、カウンタ（８）の計数値は０または設定された値
となる。ここではＯにリセットされる場合につき説明す
る。その後クロック入力端子（１）よりクロックが入力
されると、第２図（ａｌに示すようにカウンタ（８）の
計数値は順次カウントアツプして行く。ＲＯＭ（４）に
はタイミングパルスの変化点（有意点）の番号が書き込
まれており、それを１〜？、それ以外の点を０とした場
合、ＲＯＭ（４）の出力（ＲＯＭ（５）のアドレス入力
）は第２図（Ｃ１のようにみ、第２図（ｃｌが０となる
場合は、Ｏｏ〜ＯＰのすべてが０となるようにデータを
書き込む。第２図（ｄ）。
（またはプリセット）端子（２）よシパルスが加えられ
ると、カウンタ（８）の計数値は０または設定された値
となる。ここではＯにリセットされる場合につき説明す
る。その後クロック入力端子（１）よりクロックが入力
されると、第２図（ａｌに示すようにカウンタ（８）の
計数値は順次カウントアツプして行く。ＲＯＭ（４）に
はタイミングパルスの変化点（有意点）の番号が書き込
まれており、それを１〜？、それ以外の点を０とした場
合、ＲＯＭ（４）の出力（ＲＯＭ（５）のアドレス入力
）は第２図（Ｃ１のようにみ、第２図（ｃｌが０となる
場合は、Ｏｏ〜ＯＰのすべてが０となるようにデータを
書き込む。第２図（ｄ）。
＋ｅ）はそれぞれＲＯＭ（５）のアドレスが１および？
の場合のみｌとなり、その他は０となる出力ビットを示
している。この場合、ＲＯＭ（４）およびＲＯＭ（５）
Ｋ書！ 込ムチ−Ｉｆｆ） ヒフ ） 数ハｉ？−’（
２”１＋ＣＰ−）−１））（但しｓ ？’は Ｐ／≧ｊ
＋１となる最小の整数）となる。
の場合のみｌとなり、その他は０となる出力ビットを示
している。この場合、ＲＯＭ（４）およびＲＯＭ（５）
Ｋ書！ 込ムチ−Ｉｆｆ） ヒフ ） 数ハｉ？−’（
２”１＋ＣＰ−）−１））（但しｓ ？’は Ｐ／≧ｊ
＋１となる最小の整数）となる。
前記従来の場合は２″”（Ｐ＋１）となり、特にｔ′が
小さい場合、すなわち、タイミングパルスの変化点が少
ない場合、第１図の構成が有効となる。
小さい場合、すなわち、タイミングパルスの変化点が少
ない場合、第１図の構成が有効となる。
なお、上記実施例ではＲＯＭ（４）、（５）を２段構成
とした場合を示したが、タイミングパルスの変化点が同
時に起こらない場合には第３図のようにＲＯＭ（４）の
後にデコーダ（６）を接続してもよい。この場合、デコ
ーダ（６）の入力Ｄｏ〜ＤＩｎの変化に応じＹｏ〜πの
いずれか１つが１となる。また、Ｙｏ −ｗＹｐのすべ
てが０となる場合はデコーダ（６）のイネーブル端子に
ディスエーブル信号を加える。イネーブル端子にはＲＯ
Ｍ（４）の出力の１ビツトを利用する。
とした場合を示したが、タイミングパルスの変化点が同
時に起こらない場合には第３図のようにＲＯＭ（４）の
後にデコーダ（６）を接続してもよい。この場合、デコ
ーダ（６）の入力Ｄｏ〜ＤＩｎの変化に応じＹｏ〜πの
いずれか１つが１となる。また、Ｙｏ −ｗＹｐのすべ
てが０となる場合はデコーダ（６）のイネーブル端子に
ディスエーブル信号を加える。イネーブル端子にはＲＯ
Ｍ（４）の出力の１ビツトを利用する。
また、第３図の構成におけるデコーダ（６）のイネーブ
ル端子には、ＲＯＭ（４）の出力０ｏ−Ｏｎを入力とす
るゲートの出力を加えてもよい（例えばｏｏ’−ｏｎを
ＯＲゲートの入力に加え、その出力をイネーブル端子に
加える場合、ＲＯＭ（４）の出力ｏｏ−Ｏｎがすべて０
の場合、ＲＯＭ＋６）の出力はすべて０となる。
ル端子には、ＲＯＭ（４）の出力０ｏ−Ｏｎを入力とす
るゲートの出力を加えてもよい（例えばｏｏ’−ｏｎを
ＯＲゲートの入力に加え、その出力をイネーブル端子に
加える場合、ＲＯＭ（４）の出力ｏｏ−Ｏｎがすべて０
の場合、ＲＯＭ＋６）の出力はすべて０となる。
）。
以上のようにこの発明によれば、タイミングパルスの変
化点のみをＲＯ１４に書き込むようにしたので、データ
の冗長性がなくなり、場合によってはＲＯＭの容量減少
により、部品実装面積の減少が図れるなどの効果がある
。
化点のみをＲＯ１４に書き込むようにしたので、データ
の冗長性がなくなり、場合によってはＲＯＭの容量減少
により、部品実装面積の減少が図れるなどの効果がある
。
第１図はこの発明の一実施例によるタイミングパルス生
成回路のブロック図、第２図は第１図の各部タイミング
チャー）、第３図はこの発明の他の実施例を示すタイミ
ングパルス生ａＤｏ路ｏブロック図、第４図は従来のタ
イミングパルス生成回路のブロック図である。 図において、（１）はクロック入力端子、（２）はリセ
ット（またはプリセット）端子、（８）はカウンタ、（
４）および（６）はＲＯＭ、＋６）はデコーダである。 なお、図中、同一符号は同一 又は相当部分を示す。
成回路のブロック図、第２図は第１図の各部タイミング
チャー）、第３図はこの発明の他の実施例を示すタイミ
ングパルス生ａＤｏ路ｏブロック図、第４図は従来のタ
イミングパルス生成回路のブロック図である。 図において、（１）はクロック入力端子、（２）はリセ
ット（またはプリセット）端子、（８）はカウンタ、（
４）および（６）はＲＯＭ、＋６）はデコーダである。 なお、図中、同一符号は同一 又は相当部分を示す。
Claims (1)
- カウンタとＲＯＭを用いて構成し、ＲＯＭに書き込む
データの冗長性をなくしたことを特徴とするタイミング
パルス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030607A JPH02209010A (ja) | 1989-02-09 | 1989-02-09 | タイミングパルス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030607A JPH02209010A (ja) | 1989-02-09 | 1989-02-09 | タイミングパルス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209010A true JPH02209010A (ja) | 1990-08-20 |
Family
ID=12308562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030607A Pending JPH02209010A (ja) | 1989-02-09 | 1989-02-09 | タイミングパルス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02209010A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
-
1989
- 1989-02-09 JP JP1030607A patent/JPH02209010A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
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