JPH0342935A - 先発保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数の入力データのうち最初に符号“１”となった入力
データを保護し、後から符号“１″　となった入力を無
視する先発保護回路に関し、 複数の入力データの数が増加しても回路規模が過大とな
らず、又複数の入力データが同時に符号”１″となった
場合も、出力データの符号が不定とならず、予め指定し
た優先順序が保たれる先発保護回路を目的とし、 予め人力アドレスに対する出力データの書込みが可能で
ｎ個のデータをアドレスとして入力し該入力データと同
数ｎの出力データを出力するメモリＦ　ＲＯＭに、該入
力データの数ｎの２倍の数２ｎのアドレスにより、予め
該アドレスの全部が“０”の時にｎ個の出力データの全
部に“Ｏ″を書込み、該アドレスの前半のアドレスが個
別に“１″の時に該ｎ個の出力ディジタルに個別に“１
”を書込み、該前半のアドレスの任意個が“１”でこれ
に対応する後半のアドレスが“１”の時に該ｎ個の出力
データが前の状態を保持し、該ア、ドレスの前半のアド
レスの複数個が“１”でこれに対応する後半のアドレス
が“１″でない時に該ｎ個の出力データのうち先発保護
される出力データを指定して“１”を書込み、該ｎ個の
入力データを該２ｎのアドレス入力端の前半に入力し、
該ｎ個の出力データを前記２ｎのアドレス入力端の後半
にフィードバックし入力するように構成する。

〔産業上の利用分野〕

本発明はデータ伝送に係り、特に複数の入力データのう
ち、最初に符号“１”になった入力データを保護し、後
から“１＃になった入力を無視する動作をする先発保護
回路に関する。

〔従来の技術〕

従来の先発保護回路は、第４図の如く、例えば２つの入
力データロム１．Ｄ１の場合、各入力毎にナントゲート
１１とインバータ１２．ナントゲート２１とインバータ
２２を備え、ナントゲート１１の２入力端の他の入力端
には自分１１以外のナントゲート２１の出力をフィード
バックして人力しナンド処理し、夫々のインバータ１２
．２２で符号反転して、各出力データＤ　０１＋　Ｄ　
ｏｘを出力する構成となっていて、例えば一方のナンド
ゲー）１１の一方の入力端のデータＤｉｌが最初に符号
″１”となった場合に他方の入力端へのフィードバック
入力も“ｌ”であれば、そのナントゲート１１の出力が
符号”Ｏ″となるのでインバータ１２の出力Ｄ□は符号
“１″　となって保護される。そして他方のナントゲー
ト２１の入力データｏｔｇが後から符号“１”で入力し
ても、そのインバータ２２の出力り。ｔは符号“１“と
ならず無視される動作をする。

〔発明が解決しようとする課題〕

しかしながら、第４図の従来の先発保護回路は、上述の
如く、ナンドゲー）１１の自データＤｉｌの入力する入
力端と別の入力端には自分（ナントゲート１１）以外の
ナントゲート２１の出力をフィードバックして人力しナ
ンド処理する構成となっているので、入力データＤ　ｉ
ｎの数ｎが２以上に増加すると、自ナントゲート１１以
外のナントゲート２１〜ｎｌの出力をフィードバックす
る回路が急速に増大して、回路規模が過大となるという
問題がある。また、複数の入力Ｄ　ｉｌ＋　Ｄ　ｔｚが
同時に符号“１″となると、ナントゲート１１の出力と
ナントゲート２１の出力の初期状態が“Ｏ”か“１”か
不定なので、出力データＤ　Ｏ１＋　Ｄ　ＯＲの′１＃
、”Ｏ”が不定となってしまうという問題があった。

本発明は、複数の入力データの数が増加しても回路規模
が過大とならず、又複数の入力データが同時に符号１１
”となっても、出力データの符号が不定とならない先発
保護回路の提供を課題とする。

〔課題を解決するための手段〕

この課題は、第１図の如く、予めアドレスＡに対し出力
データＤの書込みの出来るメモリＦ　ＲＯＭ１を用いて
、ｎ個の入力データロム１〜Ｄ　ｉａで同数ｎの出力デ
ータＤ、〜Ｄ、、７を得る場合、該入力データの数ｎの
２倍の数２ｎのアドレスＡ、〜Ａ２ｎにより、予め該ア
ドレスＡＩ””Ａ！、１の全部が“０″の時にｎ個の出
力データｎｏｔ〜Ｄ　ｏｎの全部に“０”を書込み、該
アドレスＡＩ””Ａ２ｎの前半のアドレスＡ、〜Ａ、が
個別に“１”の時、該当するｎ個の出力データＤ□〜Ｄ
　ｏｎに個別に“１ｍを書込み、該前半のアドレスＡ、
−Ａ、ｌの任意個が１″で、これに対応する後半のアド
レス八〇。、〜Ａ２ｎが“１”の時、ｎ個の出力データ
００１〜Ｄ　該１が前の状態を保持し、該アドレスＡ＋
−Ａｘｅの前半のアドレスＡ、〜Ａ７の複数個が“１”
で、これに対応する後半のアドレスＡ　ｎｕ〜Ａ２ｎが
“１″でない時、ｎ個の出力データＤｏｌ〜Ｄ　ｏｎの
うち先発保護されるべき出力データＤ　ｏｎを指定して
“１″を書込み、ｎ個の入力データＤ　Ａ１”　Ｄ　ｉ
ｎを２ｎ個のアドレス入力端子ＡＩ””Ａ！ａの前半Ａ
１〜Ａｎに入力し、ｎ個の出力データＤ□〜Ｄ　ｏｎを
前記２ｎのアドレス入力端子Ａ。

〜Ａ５の後半Ａ　ｎｉｌ　〜＾２ｎにフィードバックし
入力するように構成した本発明の先発保護回路によって
達成させる。

本発明の先発保護回路の基本構成を示す第１図の原理図
において、 １は、予めアドレスＡに対する出力データＤの書込みの
出来るメモリＦ　ＲＯＭであり、ｎ個のデータＤｉｌ〜
Ｄ　ｔｎを入力し、該入力データの数ｎと同数ｎの出力
データＤｏｔ〜Ｄ０．１を得るものであって、該入力デ
ータの数ｎの２倍の数２ｎのアドレスＬ”／ｌｉｅによ
り、予め該アドレスＡＩ””Ａ２ｎの全部が“Ｏ”の時
ｎ個の出力データＤｏｔ〜Ｄ　ｏｎの全部に“Ｏ”を書
込み、該アドレスＡ、〜Ａｔｅの前半のアドレスＡ＋”
’Ａ−が個別に“１′の時に、該当するｎ個の出力デー
タＤｏｌ〜Ｄ　ｏｎに個別に１”を書込み、該前半のア
ドレスＡ、−Ａ、の任意個が“１”で、これに対応する
後半のアドレス八〇、１〜Ａ２ｎが“１″の時、ｎ個の
出力データｎｏｔ〜Ｄ、、いが前の状態を保持し該アド
レスＡ１〜Ａｌｎの前半のアドレス＾、〜Ａ７の複数個
が“１”で、これに対応する後半のアドレスＡ　ｎｉ１
〜＾２ｆｉが“１″でない時、ｎ個の出力データＤ、〜
Ｄ　ｏｎのうち先発保護されるべき出力データＤ。、を
指定して“１”を書込み、ｎ個の入力データＤ目〜Ｄｉ
ｎを２ｎのアドレス入力端子Ａ１〜Ａｔｒ＋の前半に入
力し、ｎ個の出力データＤ、〜Ｄ　ｏｎを前記２ｎのア
ドレス入力端子Ａ１−Ａ２ｎの後半にフィードバック人
力し、ｎ個の出力データＤ□〜Ｄ　ｏｎのうち指定した
出力データＤ０゜を先発保護して読み出すＦ　ＲＯＭで
ある。

〔作用〕

本発明のＦ　ＲＯＭ　１は、ｎ個の入力データｎｉ＋〜
Ｄ　ｉ＋％の数ｎの２倍２ｎのアドレスＡ１〜Ａ２，１
の前半Ａ、−Ａ、のうち、先に出力データＤ。、に“１
”が書込まれ先発保護の指定されたアドレス入力端Ａ。

に、入力データＤ　１ｖａの“１”が入力されると、ｎ
個の出力データＤ、〜Ｄ　ｏｎのデータ出力端ＤＩ、ｌ
にＤ　ｏ＋ａの“ドが出力される。出力端り、は２ｎの
アドレス入力端ＡＩ’＝Ａ！ｎの後半の入力端Ａｎ□に
フィードバックするよう結線されているので、出力端Ｄ
　ａｍの“ｌ”はアドレス入力端Ａ　ｎｉｌｓにフィー
ドバックされる。従って、アドレス入力端へ〇と入力端
Ａ　ｎｐｍには共に“１”が入力されるので、出力端Ｄ
　ａｍの“１”は保持され引続いて出力され安定状態と
なる。ここで入力端Ａ、以外の入力端、例えばＬにり、
の“１”が入力されても、出力端Ｄ　該１の“１”は引
続いて出力されて、入力端Ａ、以外の入力データＤ、の
“１”は無視される。従って指定した入力データＤ　ｉ
ｎの“１”が先発した時、出力データＤ。０の“１は保
護される。また、ｎ個の入力データＤｉｌ〜Ｄ　ｉｎの
全てが同時に“１”で入力される場合は、出力端り。１
に“１”が出力される。この“ｌ”が、アドレスＡ１〜
Ａ２ｎの後半の入力端Ａ、ｌ□にフィードバックされ、
入力端Ａ１〜ＡＩｌ　ｌＡＩ’ｌ＋ｌＩに“１”が人力
されて、出力端り。１の“１”が引続き出力される。

もし、この状態で入力端Ａ、が“０”になっても出力端
Ｄ　ｏｓには、“１”が引続き出力され、先に出力デー
タＤ、）、に“１”を書込み指定したアドレス入力端＾
、に入力する入力データＤ　Ｌｆｆｉの“１″の先発が
保護される。

以上の如く、本発明の先発保護回路はＦ　ＲＯＭを用い
ているので、人力データの数が多くなっても、回路規模
は増大せず、複数の入力の任意の入力データに対し優先
順位を与えることが出来て問題は解決される。

〔実施例〕

第２図は本発明の実施例の先発保護回路の構成を示す回
路図であり、複数ｎの入力データの数ｎが２の場合の例
であり、アドレス数２ｎが４で４個のアドレス入力端Ａ
、　Ｂ、　Ｃ，Ｄを有し、２個の出力データの出力端Ｏ
Ａ、　ＯＢを有する。第３図はその動作を説明するため
のＲＯＭテーブルである。

第３図のＲＯＭテーブルにおいて、備考欄の■は、アド
レス入力端へに人力する人力データＤ！、の先発が保護
される場合を示し、入力端ＡにＤｉｌの“１”が入力さ
れた場合である。入力端＾にＤｉｌの“１”が入力され
るので出力端ＯＡにり。Ｉの“１”が出力される。する
と、第２図の回路図から判るように、出力端ＯＡの“１
”が、４個のアドレス入力端Ａ。

Ｂ、Ｃ，Ｄの後半Ｃ，Ｄの入力端Ｃにフィードバックさ
れる。入力端＾と入力端Ｃの両方に“１”が入力される
ので、出力端ＯＡの“１”が引続き出力され安定状態と
なる。ここで、入力端Ｂに入力データＤｉｇの“１″が
入力されても、点線のように出力端ＯＡが”１”を出力
し続けて入力端Ｂの人力データＤ五２の“ｌ”が無視さ
れ、入力端Ａに入力する入力デー５０口の先発が保護さ
れる。

■は、入力端Ｂの入力データＤ　ｉＺの“ｌ”の先発が
保護される場合の動作であり、■は、本発明の特徴でも
ある２つの入力データＤ　ｉｌ＋　Ｄ　！！が同時に“
１″となった場合の動作である。

アドレス入力端Ａ、Ｂに“１”が入力されるので、出力
端ＯＢに“ｌ′が出力される。この出力端ＯＢの“ｌ”
が入力端りにフィードバックされ、入力端Ａ。

Ｂ、Ｄに”１”が入力されて、出力端ＯＢにｌ”が引続
き出力される。もし、この状態で入力端Ａが“０”にな
っても、点線のように動き、出力端ＯＢには“１”が出
力され続き、入力端Ｂの入力データＤＺｉの“１”の先
発が保護される。

なお、出力端ＯＡ、ＯＢで、出力端ＯＡに′ｌ″を書込
み、出力＠ＯＢに“Ｏ”を書込むと、入力端Ａの入力デ
ータＤｉｌが優先される。同様に出力端ＯＡに“Ｏ”を
書込み、出力端ＯＢに“１”を書込むと、入力端Ｂの入
力データＤ　ｉＺが優先される。もし、出力端ＯＡ。

ＯＢに共に“０”を書込むと、入力端Ａの入力データロ
ム１も入力端Ｂの人力データＤｉｇも無視されて非選択
の状態となる。

入力データ数ｎが２より更に多い場合でも、同様に、各
入力データに優先順位を与える事が出来る。

〔発明の効果〕

以上説明した如く、本発明によれば、Ｆ　ＲＯＭを使用
しているので、入力データ数が増加しても、ＲＯＭの容
量内であれば、その侭で回路規模の増大が無い。また、
複数の入力データが同時に“ｌ”となった場合でも、予
め与えた優先順位で正常な出力動作が可能なので、多数
の入力データの先発保護回路の簡単化と特性向上の効果
が得られる。

【図面の簡単な説明】

第１図は本発明の先発保護回路の基本構成を示す原理図
、 第２図は本発明の実施例の先発保護回路の構成を示す回
路図、 第３図は本発明の実施例の動作を説明するためのＲＯＭ
テーブル、 第４図は従来の先発保護回路の回路図である。 図において、 １は、メモリＦ　ＲＯＭである。 本発明のも蔽保譚回路の屡不槙へ乞示１斥理起嵜　１　
図 ／ｌ渣箕禰のデ椛伊１の先４磐邑彊回銘ｎ横八Σ示ず回
２６図荀　２　回 （アドレス） （テ゛−５７）

Claims (1)

【特許請求の範囲】
1. 複数の入力データのうち最初に符号“１”となった入力
   データを保護し、後から符号“１”となった入力を無視
   する先発保護回路であって、予め入力アドレスに対する
   出力データの書込みが可能でｎ個のデータ（Ｄ＿ｉ＿１
   〜Ｄ＿ｉ＿ｎ）をアドレスとして入力し該入力データと
   同数ｎの出力データ（Ｄ＿ｏ＿１〜Ｄ＿ｏ＿ｎ）を出力
   するメモリＰＲＯＭ（１）に、該入力データの数ｎの２
   倍の数２ｎのアドレス（Ａ＿１〜Ａ＿２＿ｎ）により、
   予め該アドレス（Ａ＿１〜Ａ＿２＿ｎ）の全部が“０”
   の時にｎ個の出力データ（Ｄ＿ｏ＿１〜Ｄ＿ｏ＿ｎ）の
   全部に“０”を書込み、該アドレスの前半のアドレス（
   Ａ＿１〜Ａ＿ｎ）が個別に“１”の時に該当するｎ個の
   出力データに個別に“１”を書込み、該前半のアドレス
   の任意個が“１”でこれに対応する後半のアドレスが“
   １”の時に該ｎ個の出力データが前の状態を保持し、該
   アドレスの前半のアドレスの複数が“１”でこれに対応
   する後半のアドレスが“１”でない時に該ｎ個の出力デ
   ータのうち先発保護されるべき出力データ（Ｄ＿ｏ＿ｍ
   ）を指定して“１”を書込み、該ｎ個の入力データ（Ｄ
   ＿ｉ＿１〜Ｄ＿ｉ＿ｎ）を該２ｎのアドレス入力端（Ａ
   ＿１〜Ａ＿２＿ｎ）の前半に入力し該ｎ個の出力データ
   （Ｄ＿ｏ＿１〜Ｄ＿ｏ＿ｎ）を前記２ｎのアドレス入力
   端（Ａ＿１〜Ａ＿２＿ｎ）の後半にフィードバック入力
   することを特徴とした先発保護回路。