JPS586973B2 - メモリコテイバンチアクセスセイギヨホウシキ - Google Patents
メモリコテイバンチアクセスセイギヨホウシキInfo
- Publication number
- JPS586973B2 JPS586973B2 JP50021250A JP2125075A JPS586973B2 JP S586973 B2 JPS586973 B2 JP S586973B2 JP 50021250 A JP50021250 A JP 50021250A JP 2125075 A JP2125075 A JP 2125075A JP S586973 B2 JPS586973 B2 JP S586973B2
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- JP
- Japan
- Prior art keywords
- address
- processor
- fixed address
- fixed
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ固定番地アクセス制御方式、特にマル
チプロセッサ・システムにおいて、例えば集積回路で形
成される１チップ・プロセッサを共通の構成で済むよう
に、各プロセッサ毎に同一番地を発生する固定番地供給
部をもうけ、該供給部からの番地情報に対して各プロセ
ッサ毎に異なった修飾を行なうようにし、各プロセッサ
毎に異なったメモリ固定番地をアクセスできるようにし
たメモリ固定番地アクセス制御方式に関するものである
。
チプロセッサ・システムにおいて、例えば集積回路で形
成される１チップ・プロセッサを共通の構成で済むよう
に、各プロセッサ毎に同一番地を発生する固定番地供給
部をもうけ、該供給部からの番地情報に対して各プロセ
ッサ毎に異なった修飾を行なうようにし、各プロセッサ
毎に異なったメモリ固定番地をアクセスできるようにし
たメモリ固定番地アクセス制御方式に関するものである
。
マルチプロセッサ・システムなマイクロ・プロセッサに
より構成する場合、同一パターン構成なもつプロセッサ
を複数個配置できるようにすることが望まれる。
より構成する場合、同一パターン構成なもつプロセッサ
を複数個配置できるようにすることが望まれる。
しかしこの場合プロセッサは、例えば割込原因によりプ
ログラム・カウンタの内容およびステイタス・ワード・
レジスタの内容を新旧交換したりする処理のために、固
定番地供給部を用意されるが各プロセッサ毎に同じ固定
番地を発生せしめる固定番地供給部をもうけると、メモ
リ上で同じ番地に対して各プロセッサがアクセスするこ
とになって好ましくない。
ログラム・カウンタの内容およびステイタス・ワード・
レジスタの内容を新旧交換したりする処理のために、固
定番地供給部を用意されるが各プロセッサ毎に同じ固定
番地を発生せしめる固定番地供給部をもうけると、メモ
リ上で同じ番地に対して各プロセッサがアクセスするこ
とになって好ましくない。
本発明は、上記の点を解決することを目的としており、
各プロセッサにおける固定番地供給部として同一番地を
供給するようにして同じパターン構成のプロセッサを用
いつつ、各プロセッサがアクセスする固定番地情報に対
して各プロセッサ毎に異った修飾を与えてやるようにす
ることを目的としている。
各プロセッサにおける固定番地供給部として同一番地を
供給するようにして同じパターン構成のプロセッサを用
いつつ、各プロセッサがアクセスする固定番地情報に対
して各プロセッサ毎に異った修飾を与えてやるようにす
ることを目的としている。
そしてそのため本発明のメモリ固定番地アクセス制御方
式は複数のプロセッサ装置が夫々、予め定められたシー
ケンス状態のもとで該プロセッサ装置内に用意された固
定番地供給部の内容にもとづき、共通にもうけられたメ
モリをアクセスするデータ処理システムにおいて、上記
各プロセッサ装置内に夫々同一の番地を発生する固定番
地供給部をもうけると共に、上記予め定められたシーケ
ンス状態のもとで論理「１」または「０」を発生するシ
ーケンス状態指示信号発生部をもうけ、該発生部からの
信号により、上記固定番地供給部が発するアドレス情報
について各プロセッサ装置毎に異なる１つまたは複数ビ
ットを上記論理「１」または「０」に固定せしめるよう
、上記各固定番地供給部が発するアドレス情報線に上記
発生部からの信号を接続せしめたことを特徴としている
。
式は複数のプロセッサ装置が夫々、予め定められたシー
ケンス状態のもとで該プロセッサ装置内に用意された固
定番地供給部の内容にもとづき、共通にもうけられたメ
モリをアクセスするデータ処理システムにおいて、上記
各プロセッサ装置内に夫々同一の番地を発生する固定番
地供給部をもうけると共に、上記予め定められたシーケ
ンス状態のもとで論理「１」または「０」を発生するシ
ーケンス状態指示信号発生部をもうけ、該発生部からの
信号により、上記固定番地供給部が発するアドレス情報
について各プロセッサ装置毎に異なる１つまたは複数ビ
ットを上記論理「１」または「０」に固定せしめるよう
、上記各固定番地供給部が発するアドレス情報線に上記
発生部からの信号を接続せしめたことを特徴としている
。
以下図面を参照しつつ説明する。第１図は割込原因にも
とづくプログラム・カウンタの内容とステイタス・ワー
ド・レジスタの内容との新旧交換処理を概念的に表わす
説明図、第２図は本発明によるメモリ固定番地アクセス
制御方式の考え方を説明する説明図、第３図は本発明の
一実施例構成を示す。
とづくプログラム・カウンタの内容とステイタス・ワー
ド・レジスタの内容との新旧交換処理を概念的に表わす
説明図、第２図は本発明によるメモリ固定番地アクセス
制御方式の考え方を説明する説明図、第３図は本発明の
一実施例構成を示す。
第１図において、１はプロセッサ、２はメモリ、３はプ
ログラム・カウンタ、４はステイタス・ワード・レジス
タ、６は割込レベル０，１．２に対応したプログラム・
カウンタおよびステイタス・ワード・レジスタの内容（
以下制御語という）格納領域、７は現行制御語格納領域
を表わしている。
ログラム・カウンタ、４はステイタス・ワード・レジス
タ、６は割込レベル０，１．２に対応したプログラム・
カウンタおよびステイタス・ワード・レジスタの内容（
以下制御語という）格納領域、７は現行制御語格納領域
を表わしている。
プロセッサ１が、そのプログラム・カウンタ３の内容お
よびステイタス・ワード・レジスタ４の内容にしたがい
、命令を７エッチしつつ処理を進めているものとする。
よびステイタス・ワード・レジスタ４の内容にしたがい
、命令を７エッチしつつ処理を進めているものとする。
この状態で今例えば割込レベル０の割込みが発生したと
すると、割込のマスクによって禁止されていない限り、
現行の制御語は上記領域７に退避され、上記領域６中の
「＃０レベル」に格納されている制御語がカウンタ３お
よびレジスタ４にセットされて割込処理ルーチンに入っ
て行＜（このシーケンスを割込みシーケンスと呼ぶ）。
すると、割込のマスクによって禁止されていない限り、
現行の制御語は上記領域７に退避され、上記領域６中の
「＃０レベル」に格納されている制御語がカウンタ３お
よびレジスタ４にセットされて割込処理ルーチンに入っ
て行＜（このシーケンスを割込みシーケンスと呼ぶ）。
そして該割込処理ルーチンが終了すると、先に退避した
制御語は領域７からカウンタ３およびレジスタ４にスト
アされて元の処理に戻る（このシーケンスをロード・プ
ログラム・ステイタスワードＬＰＳＷ実行シーケンスと
呼ぶ）。
制御語は領域７からカウンタ３およびレジスタ４にスト
アされて元の処理に戻る（このシーケンスをロード・プ
ログラム・ステイタスワードＬＰＳＷ実行シーケンスと
呼ぶ）。
上記の如き処理を行なう場合のために、プロセッサ１に
は一般に固定番地供給部が各割込みレベル毎に用意され
、割込原因に応じて領域６をアクセスして行くようにさ
れる。
は一般に固定番地供給部が各割込みレベル毎に用意され
、割込原因に応じて領域６をアクセスして行くようにさ
れる。
この点マイクロプロセッサにおいても変わりはない。
上記の如きプロセッサを複数個もうけたいわゆるマルチ
プロセッサ・システムを構成する場合を考え、各プロセ
ッサ・チップを同一構造のものを用いようとすると１つ
の問題が生ずる。
プロセッサ・システムを構成する場合を考え、各プロセ
ッサ・チップを同一構造のものを用いようとすると１つ
の問題が生ずる。
それは、マルチプロセッサを構成する各プロセッサにお
ける上記固定番地供給部も同じ構成となり同一固定番地
を発生することになることである。
ける上記固定番地供給部も同じ構成となり同一固定番地
を発生することになることである。
即ち各プロセッサが割込原因に応じて利用するメモリ２
上の領域６や７が、同じ番地となってしまうことである
。
上の領域６や７が、同じ番地となってしまうことである
。
第２図は本発明の制御方式の考え方を説明するもので、
図は例えば割込レベル０に対する固定番地発生を図示し
ている。
図は例えば割込レベル０に対する固定番地発生を図示し
ている。
図示の如く各＃０プロセッサないし＃２プロセッサは共
に同じ固定番地例えば２進化１０進表示で「１００」番
地８−０ないし８−２を発生する固定番地供給部を用意
しておく。
に同じ固定番地例えば２進化１０進表示で「１００」番
地８−０ないし８−２を発生する固定番地供給部を用意
しておく。
この状態でレベル０の割込原因が生じて固定番地を発生
したとき、＃０プロセッサにおいては発生されたそのま
まの「１００」番地９−０でメモリ２をアクセスせしめ
、＃１プロセッサにおいては発生された「１００」番地
８−１を「１１０」番地９−１の如く修飾してメモリ２
をアクセスせしめ、＃２プロセッサにおいては発生され
た「１００」番地８−２を「１２０」番地９−２の如く
修飾してメモリ２をアクセスせしめるようにする。
したとき、＃０プロセッサにおいては発生されたそのま
まの「１００」番地９−０でメモリ２をアクセスせしめ
、＃１プロセッサにおいては発生された「１００」番地
８−１を「１１０」番地９−１の如く修飾してメモリ２
をアクセスせしめ、＃２プロセッサにおいては発生され
た「１００」番地８−２を「１２０」番地９−２の如く
修飾してメモリ２をアクセスせしめるようにする。
第３図は第２図の考え方を実現する一実施例構成を示し
、１−０ないし１−ｎは夫々プロセッサ、１２はメモリ
、１０はバス線、＃ＯＢＳないし＃ｎＢＳ、＃ｍＢＳは
夫々バス線１０内の各ビットを表わしている。
、１−０ないし１−ｎは夫々プロセッサ、１２はメモリ
、１０はバス線、＃ＯＢＳないし＃ｎＢＳ、＃ｍＢＳは
夫々バス線１０内の各ビットを表わしている。
また１１−０ないし１１−ｎは夫々固定番地供給部で各
レベルの割込原因に応じた固定番地情報例えば「１００
ｊ番地、「１０２」番地、「１０４」番地を発生する。
レベルの割込原因に応じた固定番地情報例えば「１００
ｊ番地、「１０２」番地、「１０４」番地を発生する。
１２−０ないし１２−ｎは夫々シーケンス・フリツプ・
フロツプでプロセッサのシーケンス状態に応じて「割込
シーケンス」信号や「ＬＰＳＷ実行シーケンス」信号を
発生するものである。
フロツプでプロセッサのシーケンス状態に応じて「割込
シーケンス」信号や「ＬＰＳＷ実行シーケンス」信号を
発生するものである。
また１３ないし１６１はアンド回路、１７，１８は夫々
ノア回路、１９ないし２５は夫々ノツト回路、２６ない
し２９はナンド回路、ＬＰＳＷはロード・プログラム・
ステイタス・ワード信号、ＡＤＲＯＵＴは番地情報出力
指示信号、ＤＡＴＡＯＵＴはデータ出力指示信号、ＩＳ
ＹＮＣは割込み同期化信号で本明細書にいう「シーケン
ス状態指示信号」に対応するものを表わしている。
ノア回路、１９ないし２５は夫々ノツト回路、２６ない
し２９はナンド回路、ＬＰＳＷはロード・プログラム・
ステイタス・ワード信号、ＡＤＲＯＵＴは番地情報出力
指示信号、ＤＡＴＡＯＵＴはデータ出力指示信号、ＩＳ
ＹＮＣは割込み同期化信号で本明細書にいう「シーケン
ス状態指示信号」に対応するものを表わしている。
また図中の１２−０，１３，１４，１７，１９，２６お
よび１２−ｎ，１５，１６，１８，２０，２８は夫々本
明細書にいう「シーケンス状態指示信号発生部」に対応
している。
よび１２−ｎ，１５，１６，１８，２０，２８は夫々本
明細書にいう「シーケンス状態指示信号発生部」に対応
している。
各プロセッサ１−０ないし１−ｎは、同一番地情報を発
生する固定番地供給部１１−０ないし１１−ｎをもって
おり、割込シーケンス時またはＬＰＳＷ実行シーケンス
時に例えば割込レベル０の場合「１００」番地をバス線
１０上に送出する。
生する固定番地供給部１１−０ないし１１−ｎをもって
おり、割込シーケンス時またはＬＰＳＷ実行シーケンス
時に例えば割込レベル０の場合「１００」番地をバス線
１０上に送出する。
しかし、このとき第２図に関連して説明した如く、上記
「１００」番地を各プロセッサ毎に「１００」番地９−
０、「１１０」番地９−１、「１２０」番地９−２の如
く修飾してメモリ２をアクセスするようにせしめる。
「１００」番地を各プロセッサ毎に「１００」番地９−
０、「１１０」番地９−１、「１２０」番地９−２の如
く修飾してメモリ２をアクセスするようにせしめる。
該修飾のために本発明の場合、割込シーケンス時および
ＬＰＳＷ実行シーケンス時にのみ発生される信号ＩＳＹ
ＮＣを利用するようにしている。
ＬＰＳＷ実行シーケンス時にのみ発生される信号ＩＳＹ
ＮＣを利用するようにしている。
即ち、上記両シーケンスのいずれかの場合であって信号
ＡＤＨＯＵＴが与えられたとき、信号ＩＳＹＮＣが発生
されるが、該信号を各プロセッサ毎に異なったビット位
置に供給するようにされる。
ＡＤＨＯＵＴが与えられたとき、信号ＩＳＹＮＣが発生
されるが、該信号を各プロセッサ毎に異なったビット位
置に供給するようにされる。
第２図を参照して説明をつづけると、＃０プロセッサか
らの信号ＩＳＹＮＣ端子は第２図図示のビットロないし
１１のいずれのビット線にも接続されず、＃１プロセッ
サからの信号ＩＳＹＮＣ端子はビット７線に接続され、
＃２プロセッサからの信号ＩＳＹＮＣ端子はビット６線
に接続するようにされる。
らの信号ＩＳＹＮＣ端子は第２図図示のビットロないし
１１のいずれのビット線にも接続されず、＃１プロセッ
サからの信号ＩＳＹＮＣ端子はビット７線に接続され、
＃２プロセッサからの信号ＩＳＹＮＣ端子はビット６線
に接続するようにされる。
この結果、＃０プロセッサが信号ＩＳＹＮＣを発生する
時にはメモリ２における「１００」番地をアクセスし、
＃１プロセッサが信号ＩＳＹＮＣを発生する時にはメモ
リ２における「１１０」番地をアクセスし、＃２プロセ
ッサが信号ＩＳＹＮＣを発生するときにはメモリ２にお
ける「１２０」番地をアクセスするようにされる。
時にはメモリ２における「１００」番地をアクセスし、
＃１プロセッサが信号ＩＳＹＮＣを発生する時にはメモ
リ２における「１１０」番地をアクセスし、＃２プロセ
ッサが信号ＩＳＹＮＣを発生するときにはメモリ２にお
ける「１２０」番地をアクセスするようにされる。
勿論、レベル１の割込み時には例えば夫々「１０２」番
地、「１１２ｊ番地、「１２２」番、地がアクセスされ
、レベル２０割込み時には例えば夫々「１０４」番地、
「１１４」番地、「１２４」番地がアクセスされる。
地、「１１２ｊ番地、「１２２」番、地がアクセスされ
、レベル２０割込み時には例えば夫々「１０４」番地、
「１１４」番地、「１２４」番地がアクセスされる。
なお第３図においては、図示バス線１０上に乗るビット
情報は否定論理をとるものとして示されていて、例えば
「１００」番地について言えば第２図図示の「０００１
００００００００」の代わりに「１１１０１１１１１１
１１」がバス線１０上に乗るように示され、また「１１
０」番地の場合「１１１０１１１０１１１１」がバス線
に集るように示されている。
情報は否定論理をとるものとして示されていて、例えば
「１００」番地について言えば第２図図示の「０００１
００００００００」の代わりに「１１１０１１１１１１
１１」がバス線１０上に乗るように示され、また「１１
０」番地の場合「１１１０１１１０１１１１」がバス線
に集るように示されている。
以上説明した如く、本発明によればシーケンス状態指示
信号ＩＳＹＮＣによってバス線上の予め定めたビットを
「００」又は「１」に固定するようにしている。
信号ＩＳＹＮＣによってバス線上の予め定めたビットを
「００」又は「１」に固定するようにしている。
このため、たとえ各プロセッサ・チップ上の固定番地供
給部からの固定番地情報が同じ「１００」番地であって
も、メモリをアクセスする番地情報は各プロセッサ毎に
「１００」番地、「１１０」番地、「１２０」番地・・
・・・・に修飾された形で供給される。
給部からの固定番地情報が同じ「１００」番地であって
も、メモリをアクセスする番地情報は各プロセッサ毎に
「１００」番地、「１１０」番地、「１２０」番地・・
・・・・に修飾された形で供給される。
また上記信号ＩＳＹＮＣは割込処理などにおいて必ず発
生されるもので、プロセッサ・チップ上に外部端子ピン
をもっている。
生されるもので、プロセッサ・チップ上に外部端子ピン
をもっている。
本発明においては、この外部端子ピンからの信号を用い
てチップ外において修飾するようにしており、固定番地
情報を修飾するために新たに外部端子ピンを要すること
がないように配慮されている。
てチップ外において修飾するようにしており、固定番地
情報を修飾するために新たに外部端子ピンを要すること
がないように配慮されている。
第１図は割込原因にもとく《プログラム・カウンタの内
容とステイタス・ワード・レジスタの内容との新旧交換
処理を概念的に表わす説明図、第２図は本発明によるメ
モリ固定番地アクセス制御方式の考え方を説明する説明
図、第３図は本発明の一実施例構成を示す。 図中、１はプロセッサ、２はメモリ、３はプログラム・
カウンタ、４はステイタス・ワード・レジスタ、６，７
は制御語格納部、１０はバス線、１１は固定番地供給部
、１２１，１３，１４，１７，１９，２６および１２−
ｎ，１５，１６，１８，２０，２８は夫々シーケンス状
態指示信号発生部を表わす。
容とステイタス・ワード・レジスタの内容との新旧交換
処理を概念的に表わす説明図、第２図は本発明によるメ
モリ固定番地アクセス制御方式の考え方を説明する説明
図、第３図は本発明の一実施例構成を示す。 図中、１はプロセッサ、２はメモリ、３はプログラム・
カウンタ、４はステイタス・ワード・レジスタ、６，７
は制御語格納部、１０はバス線、１１は固定番地供給部
、１２１，１３，１４，１７，１９，２６および１２−
ｎ，１５，１６，１８，２０，２８は夫々シーケンス状
態指示信号発生部を表わす。
Claims (1)
- １ 複数のプロセッサ装置が夫々、予め定められたシー
ケンス状態のもとで該プロセッサ装置内に用意された固
定番地供給部の内容にもとづき、共通にもうけられたメ
モリをアクセスするデータ処理システムにおいて、上記
各プロセッサ装置内に夫々同一の番地を発生する固定番
地供給部をもうけると共に、上記予め定められたシーケ
ンス状態のもとで論理「１」または「０」を発生するシ
ーケンス状態指示信号発生部をもうけ、該発生部からの
信号により上記各固定番地供給部が発するアドレス情報
について各プロセッサ装置毎に異なる１つまたは複数ビ
ットを上記論理「１」または「０」に固定せしめるよう
、上記各固定番地供給部が発するアドレス情報線に上記
発生部からの信号を接続せしめたことを特徴とするメモ
リ固定番地アクセス制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50021250A JPS586973B2 (ja) | 1975-02-20 | 1975-02-20 | メモリコテイバンチアクセスセイギヨホウシキ |
| US05/658,853 US4128881A (en) | 1975-02-20 | 1976-02-18 | Shared memory access control system for a multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50021250A JPS586973B2 (ja) | 1975-02-20 | 1975-02-20 | メモリコテイバンチアクセスセイギヨホウシキ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5196244A JPS5196244A (ja) | 1976-08-24 |
| JPS586973B2 true JPS586973B2 (ja) | 1983-02-07 |
Family
ID=12049809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50021250A Expired JPS586973B2 (ja) | 1975-02-20 | 1975-02-20 | メモリコテイバンチアクセスセイギヨホウシキ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4128881A (ja) |
| JP (1) | JPS586973B2 (ja) |
Families Citing this family (15)
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|---|---|---|---|---|
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| US4325116A (en) * | 1979-08-21 | 1982-04-13 | International Business Machines Corporation | Parallel storage access by multiprocessors |
| US4491907A (en) * | 1980-12-15 | 1985-01-01 | Texas Instruments Incorporated | Plurality of processors sharing the memory, the arithmetic logic unit and control circuitry all on a single semiconductor chip |
| US4467436A (en) * | 1981-10-26 | 1984-08-21 | United States Robots, Inc. | Robot arm controller with common bus memory |
| US4600992A (en) * | 1982-12-14 | 1986-07-15 | Honeywell Information Systems Inc. | Priority resolver with lowest priority level having shortest logic path |
| DE3300699C2 (de) * | 1983-01-11 | 1985-12-19 | Nixdorf Computer Ag, 4790 Paderborn | Schaltungsanordnung zum Adressieren der jeweils ein Adreßvolumen aufweisenden Speicher mehrerer datenverarbeitender Einrichtungen in einem Mehrprozessorsystem mit Systembus |
| US4574348A (en) * | 1983-06-01 | 1986-03-04 | The Boeing Company | High speed digital signal processor architecture |
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| US4674036A (en) * | 1984-11-23 | 1987-06-16 | Gte Communication Systems Corporation | Duplex controller synchronization circuit for processors which utilizes an address input |
| JPS6432379A (en) * | 1987-07-29 | 1989-02-02 | Hitachi Ltd | Computer |
| JP2602240B2 (ja) * | 1987-08-28 | 1997-04-23 | 株式会社日立製作所 | マルチプロセツサシステム |
| JP2561696B2 (ja) * | 1988-03-31 | 1996-12-11 | 三菱電機株式会社 | ネットワークシステムにおける共用領域管理方法 |
| US5047921A (en) * | 1989-01-31 | 1991-09-10 | International Business Machines Corporation | Asynchronous microprocessor random access memory arbitration controller |
| US5136714A (en) * | 1989-12-04 | 1992-08-04 | International Business Machines Corporation | Method and apparatus for implementing inter-processor interrupts using shared memory storage in a multi-processor computer system |
| WO1991019254A1 (en) * | 1990-06-07 | 1991-12-12 | Wang Laboratories, Inc. | Method and apparatus for managing page zero memory accesses in a multi-processor system |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1218761B (de) * | 1963-07-19 | 1966-06-08 | International Business Machines Corporation, Armonk, N. Y. (V. St. A.) | Datenspeidbereinrichtung |
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| US3982231A (en) * | 1972-03-31 | 1976-09-21 | International Business Machines Corporation | Prefixing in a multiprocessing system |
| US3886525A (en) * | 1973-06-29 | 1975-05-27 | Ibm | Shared data controlled by a plurality of users |
| US3931505A (en) * | 1974-03-13 | 1976-01-06 | Bell Telephone Laboratories, Incorporated | Program controlled data processor |
-
1975
- 1975-02-20 JP JP50021250A patent/JPS586973B2/ja not_active Expired
-
1976
- 1976-02-18 US US05/658,853 patent/US4128881A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5196244A (ja) | 1976-08-24 |
| US4128881A (en) | 1978-12-05 |
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