JPS59146493A - 連想記憶装置 - Google Patents
連想記憶装置Info
- Publication number
- JPS59146493A JPS59146493A JP2068183A JP2068183A JPS59146493A JP S59146493 A JPS59146493 A JP S59146493A JP 2068183 A JP2068183 A JP 2068183A JP 2068183 A JP2068183 A JP 2068183A JP S59146493 A JPS59146493 A JP S59146493A
- Authority
- JP
- Japan
- Prior art keywords
- associative
- memory cell
- data
- cell array
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１（摩１−の利用分明′
・トイｉ明は電子ｈ１算機の処理の高速化およびパター
ン認識等の画像処理に利用できる連想記憶装置に関する
ものであるＬ、 従来例の１ル１成とその問題点 連想記憶装置（ｒＪＩＢＴ４常の７′モリ（ランダムア
クセスメモリカ・と゛）と異なりアドレス化Ｂ−＞３で
せ１定：”； 才’また番地をアクセスするので（Ｌ：
１なく、入力さ才１／こワーータの内容しこ応して対応
−Ｊるワ、−川・４−ア−り＋スーするもので、ｊ−夕
の比較・倹索雪Ｖ（Ｉ利用す４） ｒ−どかでき、半導
体集積回路化された連想記憶装置は連想記憶アレイどア
ドレス化成部とを： ２”Ｉ’ｊ・構成どなる。。
ン認識等の画像処理に利用できる連想記憶装置に関する
ものであるＬ、 従来例の１ル１成とその問題点 連想記憶装置（ｒＪＩＢＴ４常の７′モリ（ランダムア
クセスメモリカ・と゛）と異なりアドレス化Ｂ−＞３で
せ１定：”； 才’また番地をアクセスするので（Ｌ：
１なく、入力さ才１／こワーータの内容しこ応して対応
−Ｊるワ、−川・４−ア−り＋スーするもので、ｊ−夕
の比較・倹索雪Ｖ（Ｉ利用す４） ｒ−どかでき、半導
体集積回路化された連想記憶装置は連想記憶アレイどア
ドレス化成部とを： ２”Ｉ’ｊ・構成どなる。。
第１１ツ１６′、ｊ半導体集積１「↓１路化された従東
の神想記１意装置の構成を・示すブロック図である。第
１図Ｖ（−おいて、１ （ｒ：ｊ、半一１′１体集積回
路化さ才また神Ａ：、ｊ記憶装置、２はｊ東酵」Φｉ、
へ装置？′ｊ′１に人力するデータを・転ρ（するｎビ
ットテータバス、３は連想Ｒ１旨−′５□茅置１の連想
処理の結果のデータを出力するｍヒツトのｊ−タバス、
４４よ連想記憶装置１の人カプータ４篩”Ｉ。
の神想記１意装置の構成を・示すブロック図である。第
１図Ｖ（−おいて、１ （ｒ：ｊ、半一１′１体集積回
路化さ才また神Ａ：、ｊ記憶装置、２はｊ東酵」Φｉ、
へ装置？′ｊ′１に人力するデータを・転ρ（するｎビ
ットテータバス、３は連想Ｒ１旨−′５□茅置１の連想
処理の結果のデータを出力するｍヒツトのｊ−タバス、
４４よ連想記憶装置１の人カプータ４篩”Ｉ。
込む／こめのｎヒノトデータレヅスタ、６←１衣照７−
タを記憶するメモリセルとメモリセルのブーりと入力デ
ータとを比較する機能を有する連想記憶力ルをｎビット
×Ｗワード配置した連想１記憶セルアｒイ６は、連想−
億セルアレイロの各、、？−ドの出力に対応し〃フビッ
トの信号を生成するアドレ：、ス生成部、才は連想記憶
装置置１の連想処理の制御をおこなう制御記憶部ひる。
タを記憶するメモリセルとメモリセルのブーりと入力デ
ータとを比較する機能を有する連想記憶力ルをｎビット
×Ｗワード配置した連想１記憶セルアｒイ６は、連想−
億セルアレイロの各、、？−ドの出力に対応し〃フビッ
トの信号を生成するアドレ：、ス生成部、才は連想記憶
装置置１の連想処理の制御をおこなう制御記憶部ひる。
、
第１図の動作について説・明する。
ｎビットデータバス２に転送されたデータａは□端子８
から連想記１意装＠１．に読込まれて、ｎビットデータ
レジスタ４に格納、さ些る。制御記憶γ（ＩＳ７は、端
子９を通して、外部・、からどのような連想処理を実行
するかを受けて、ｎピットチ曾タレジスタ４に格納され
ているデータ′ｄに対して、連想処理を開始するように
、制御信号Ｃを出；ｉＪする。ｎビットデータレジスタ
４に格納されているデータａは、連想記憶セルアレイ５
に転送されて、データａは連想記憶セルアレイ６に格納
されている参照データとワード単位での比較がおこなわ
れ、各ワードの比較結果の出力信号ｅがアドレス生成部
６に転送されて、アドレス生成部６は制御記憶部７の連
想処理の実行内容に応じて、連想処理結果−の出力信号
ｆを端子１１全通して、バス３に出力、する。これによ
って、データａに対する連想処理□を終了□することに
なっている。
から連想記１意装＠１．に読込まれて、ｎビットデータ
レジスタ４に格納、さ些る。制御記憶γ（ＩＳ７は、端
子９を通して、外部・、からどのような連想処理を実行
するかを受けて、ｎピットチ曾タレジスタ４に格納され
ているデータ′ｄに対して、連想処理を開始するように
、制御信号Ｃを出；ｉＪする。ｎビットデータレジスタ
４に格納されているデータａは、連想記憶セルアレイ５
に転送されて、データａは連想記憶セルアレイ６に格納
されている参照データとワード単位での比較がおこなわ
れ、各ワードの比較結果の出力信号ｅがアドレス生成部
６に転送されて、アドレス生成部６は制御記憶部７の連
想処理の実行内容に応じて、連想処理結果−の出力信号
ｆを端子１１全通して、バス３に出力、する。これによ
って、データａに対する連想処理□を終了□することに
なっている。
ここで、従莱、連想記憶セノマレイ５゛めｉ照データを
格納する部分を、リードオンリーメモリ（以下略してＲ
ＯＭ）や、スタティックランダムアクセスメモリ（以下
略してＳ ＲＡＭ ）で、構成しており、ＲＯＭでは参
照データの１換えはできないが、Ｓｌ（ＡＭを使用する
ことで端子１０を設けて参照データの１°換えを可能と
することにより、汎用性を高めている。′
□ 一方アドレス生成部６は！従来ランダムロジックで構成
されており、その□ために連想記憶上）げレイ５の各ワ
ードに対するアドレス生成が固定的で、汎用性に欠け、
さらに集積回路化する場合に、設泪の複雑度が増加する
という欠点を持っている。
格納する部分を、リードオンリーメモリ（以下略してＲ
ＯＭ）や、スタティックランダムアクセスメモリ（以下
略してＳ ＲＡＭ ）で、構成しており、ＲＯＭでは参
照データの１換えはできないが、Ｓｌ（ＡＭを使用する
ことで端子１０を設けて参照データの１°換えを可能と
することにより、汎用性を高めている。′
□ 一方アドレス生成部６は！従来ランダムロジックで構成
されており、その□ために連想記憶上）げレイ５の各ワ
ードに対するアドレス生成が固定的で、汎用性に欠け、
さらに集積回路化する場合に、設泪の複雑度が増加する
という欠点を持っている。
発明の目的
本発明は、連想記憶装置の汎用性を」；り大きくすると
ともに、半導体集積回路化に対しての設訓の複雑度を軽
減する手段を有する連想記憶装置を提供するものである
。
ともに、半導体集積回路化に対しての設訓の複雑度を軽
減する手段を有する連想記憶装置を提供するものである
。
発明の構成
本発明（徒、連想記憶セルアレイの出力信号をそれに対
応するアドレス信号に変換するアドレス生成部をアドレ
スデコーダとメモリセルアレイとから構成される連想記
憶装置を提供するものである。
応するアドレス信号に変換するアドレス生成部をアドレ
スデコーダとメモリセルアレイとから構成される連想記
憶装置を提供するものである。
実施例の説明
第２図は本発明の実施例における連想記憶装置の構成を
示している。
示している。
第２図において、２１は半導体集積回路化された連想記
憶装置１．２２は連想記憶装置２１に入力するデータを
転送するｎビットデータバス、２３は連想記憶装＃２１
の連想処理の結果のデータを出力するｍビットのデータ
バス、２４は連想記憶装置２１の入力データを読込むた
めのｎビットテータレジスタ、２５はｎビット×Ｗワー
ドの連想記憶セルを配置した連想記憶セルアレイ、２６
は連想記憶セルアレイ２５の各ワードの出力に対応した
ｍビットの信号を生成するアドレス生成、２７は連想記
憶装置２Ｘ１の連騨処゛理の制御をおこなう制御記憶部
、２ｓ、２９，３６．３’１．ｓ２（はそ。
憶装置１．２２は連想記憶装置２１に入力するデータを
転送するｎビットデータバス、２３は連想記憶装＃２１
の連想処理の結果のデータを出力するｍビットのデータ
バス、２４は連想記憶装置２１の入力データを読込むた
めのｎビットテータレジスタ、２５はｎビット×Ｗワー
ドの連想記憶セルを配置した連想記憶セルアレイ、２６
は連想記憶セルアレイ２５の各ワードの出力に対応した
ｍビットの信号を生成するアドレス生成、２７は連想記
憶装置２Ｘ１の連騨処゛理の制御をおこなう制御記憶部
、２ｓ、２９，３６．３’１．ｓ２（はそ。
れぞれ連想記憶装置２１の端子、３３はアドレス生成部
２６のアドレスデコーダ、３４はアドレス生成部２６の
連想処理結果の出力信−宅を格納しておくためのｍビッ
トｘ（Ｗ−ｚ）ワードの、メモリセルアレイである。
２６のアドレスデコーダ、３４はアドレス生成部２６の
連想処理結果の出力信−宅を格納しておくためのｍビッ
トｘ（Ｗ−ｚ）ワードの、メモリセルアレイである。
第２図の動作について説明する３、
ｎビットデータバス２２に転送されたデータａば、端子
２８から連想記憶装置２１に読込寸れてｎビットデータ
レジスタ２４に格納される。制御記憶部２７は端子２９
全通して、外部からどのような連想処理を実行するかを
受けて、ｎビットチータレ・／メタ２４に格納されてい
るデータａに対して、連想処理を開始するように制御信
号Ｃを出力する。ｎビットデータレジスタ２４に格納さ
れているデータａは、連想記憶セルアレイ２５に転送さ
れて、データａは連想記憶セルアレイ２，５に格納さ才
ｔている参照データとワード単位での比較がおこなわれ
て、各ワードの比較結果の出力信号ｅをアドレス生成部
２６に転送する。
２８から連想記憶装置２１に読込寸れてｎビットデータ
レジスタ２４に格納される。制御記憶部２７は端子２９
全通して、外部からどのような連想処理を実行するかを
受けて、ｎビットチータレ・／メタ２４に格納されてい
るデータａに対して、連想処理を開始するように制御信
号Ｃを出力する。ｎビットデータレジスタ２４に格納さ
れているデータａは、連想記憶セルアレイ２５に転送さ
れて、データａは連想記憶セルアレイ２，５に格納さ才
ｔている参照データとワード単位での比較がおこなわれ
て、各ワードの比較結果の出力信号ｅをアドレス生成部
２６に転送する。
アドレス生成ｉ′！Ｂ ２６は、アドレスデコーダ３３
とメモリセルアレイ３４とがら構成されている。
とメモリセルアレイ３４とがら構成されている。
能Ａｊ几［；憶廿ルアレイ２６の各ワードの比較結果の
出カイ菖−弓ｅをアドレスデコーダ３３に転送して、制
御記憶部２了の開側１情月Ｃに応じて、メモリセルアレ
イ３４のアドレスを発生させて、連想処理の＆’ｉ ｆ
ｆｉ ＋＋：Ｉ：メモリセルアレイ３４のアクセスされ
た番池の内容となって端子３１を通してｍビットのバス
２３ Ｋ出力さえしる、。
出カイ菖−弓ｅをアドレスデコーダ３３に転送して、制
御記憶部２了の開側１情月Ｃに応じて、メモリセルアレ
イ３４のアドレスを発生させて、連想処理の＆’ｉ ｆ
ｆｉ ＋＋：Ｉ：メモリセルアレイ３４のアクセスされ
た番池の内容となって端子３１を通してｍビットのバス
２３ Ｋ出力さえしる、。
次Ｖζ、アドレス生成部２６についで？ｈｉｉ、明−ｊ
゛る。
゛る。
第３図は、本発明のアドレス生成部２６のアドレスデコ
ーダ３３の１ワ一ド分の具体的な回路構成図である。
ーダ３３の１ワ一ド分の具体的な回路構成図である。
第３図（ｌこおいて、４１は連想記憶セルアレイの１ワ
一ド分、４２は１ワ一ド分のメモリセルアレイ、４３は
１ワー；パ分のアドレスデコーダである。
一ド分、４２は１ワ一ド分のメモリセルアレイ、４３は
１ワー；パ分のアドレスデコーダである。
４４Ｖ１．４想記憶七ル４１およびメモリセルアレイ４
２の１〕−ドをアクセスするためのデコーダを形成する
。ＮＡＮＤゲート、４５は１ワ一ド分の連想記憶セル４
１の連想処理結果Ｎの出力信号Ｅい緻・１−４るトライ
スティトバッファ、４６［ＮＡＮＤゲートの出力信号Ｆ
に対するトライスディト）・ノファ、４７は連想記憶セ
ル４１の参照データ＞”！、３込む／、−めのアクセス
信号Ｇに対するｌ・ライスディトバッファである３゜ トライスティトバッファ４５．４６．４アは、制御記憶
部２了から送られてぐる制ｉ’＋ｌ：ｌｌ ４：ｉ号Ａ
Ｅ。
２の１〕−ドをアクセスするためのデコーダを形成する
。ＮＡＮＤゲート、４５は１ワ一ド分の連想記憶セル４
１の連想処理結果Ｎの出力信号Ｅい緻・１−４るトライ
スティトバッファ、４６［ＮＡＮＤゲートの出力信号Ｆ
に対するトライスディト）・ノファ、４７は連想記憶セ
ル４１の参照データ＞”！、３込む／、−めのアクセス
信号Ｇに対するｌ・ライスディトバッファである３゜ トライスティトバッファ４５．４６．４アは、制御記憶
部２了から送られてぐる制ｉ’＋ｌ：ｌｌ ４：ｉ号Ａ
Ｅ。
ＣＥ、Ｒ，Ｅｌ、こ」−）て、それぞれの状態を決めて
いる。
いる。
通常の連想処理を実行している場合ＡＥ−”Ｌ”。
ＣＥ−＝”Ｈ’“、ＲＥ＝’”ＬＩ′トライスティＩ・
バッファ４６゜４７ （４ハイインピーダンス状態とな
り、トライスティトバッファ４５のみが’Ｈ” 、 ”
Ｌ”のいずオｉ、かのレベルになる０次にメモリセルア
レイ４２のフータの書換えを実行しまたい場合、（ＡＥ
・・パＨ′”、ＣＥ＝”Ｌ”、ＲＥ−”Ｌ’“）トライ
スティトバッファ４てシ纂インヒータンス薩な仄ｌ・ラ
イヌσイトバッファ４６のみが”Ｈ’，”Ｌ”のいずれ
かのレベルになる、、次に、連想記憶セル４１の参照デ
ータの男換えを実行したいＪん５合、（ＡＥ二二＝”Ｌ
”、ＣＥ＝”Ｌ”、ＲＥ−＝”Ｈ”°）Ｉ・ライスティ
トバッファ４５．４６（ｄ）・イインピーダンス状態と
なり、トライスティトバッファ４７が”Ｈ″＋ ； −
Ｌ Ｌ ＋＋いずれかのレベルになる。
バッファ４６゜４７ （４ハイインピーダンス状態とな
り、トライスティトバッファ４５のみが’Ｈ” 、 ”
Ｌ”のいずオｉ、かのレベルになる０次にメモリセルア
レイ４２のフータの書換えを実行しまたい場合、（ＡＥ
・・パＨ′”、ＣＥ＝”Ｌ”、ＲＥ−”Ｌ’“）トライ
スティトバッファ４てシ纂インヒータンス薩な仄ｌ・ラ
イヌσイトバッファ４６のみが”Ｈ’，”Ｌ”のいずれ
かのレベルになる、、次に、連想記憶セル４１の参照デ
ータの男換えを実行したいＪん５合、（ＡＥ二二＝”Ｌ
”、ＣＥ＝”Ｌ”、ＲＥ−＝”Ｈ”°）Ｉ・ライスティ
トバッファ４５．４６（ｄ）・イインピーダンス状態と
なり、トライスティトバッファ４７が”Ｈ″＋ ； −
Ｌ Ｌ ＋＋いずれかのレベルになる。
寸だ、連想記憶セル４１の参照データとメモリセルアレ
イ４２のデータを同時に、１換えを実行し／こい場合（
ＡＥ−”Ｈ’″，ＣＥ−Ｌ”、ＲＥ＝”Ｈ”）ｌ−ライ
スディト バッファ４６は、ノ・イインピーダンス状態
になり、トライスティトバッファ ｕｌ司１時にパＨ′″ ＩＩ Ｌ ＋＋のいずれかのレ
ベルになる。
イ４２のデータを同時に、１換えを実行し／こい場合（
ＡＥ−”Ｈ’″，ＣＥ−Ｌ”、ＲＥ＝”Ｈ”）ｌ−ライ
スディト バッファ４６は、ノ・イインピーダンス状態
になり、トライスティトバッファ ｕｌ司１時にパＨ′″ ＩＩ Ｌ ＋＋のいずれかのレ
ベルになる。
よって制御記憶部２７から送られてくる制御イ菖号ＲＥ
，ＡＥ，ＣＥにより、連想処理の実行状態および、メモ
リセルアレイのデータのル１換，連想記憶セルーアレイ
の参照データの引換等の状態を決めている。
，ＡＥ，ＣＥにより、連想処理の実行状態および、メモ
リセルアレイのデータのル１換，連想記憶セルーアレイ
の参照データの引換等の状態を決めている。
第４図は、アドレス生成部の一実施例を示す回路構成図
である。（ｉｉ号り。！ Ｄ １ ｔ Ｄ２・・・・・
Ｄｋは、アドレスデコーダの入力信号である。信号Ｃφ
。
である。（ｉｉ号り。！ Ｄ １ ｔ Ｄ２・・・・・
Ｄｋは、アドレスデコーダの入力信号である。信号Ｃφ
。
Ｃ，、Ｃ２・・・・Ｃｗは連想記憶セル５１の各ワード
の出カイ、１−シーンである、。
の出カイ、１−シーンである、。
連想記憶セル４１の各ワードの出）ｊ１８シー置７ｒ：
’ 、 ７″−照データと人力データとが一致する７１
易合（（−、”Ｈ″。
’ 、 ７″−照データと人力データとが一致する７１
易合（（−、”Ｈ″。
不一致の場合に“Ｌ”となるよう（′こ構成さ］１−で
し）るとすると、信号Ｃφは、信号Ｃｉ （ ｉ ＝
１〜ｎ）＝”Ｌ”となる場合、すなわち、いずれのわ照
テータとも不一致の場合に，Ｃφ−” Ｈ ” となる
。
し）るとすると、信号Ｃφは、信号Ｃｉ （ ｉ ＝
１〜ｎ）＝”Ｌ”となる場合、すなわち、いずれのわ照
テータとも不一致の場合に，Ｃφ−” Ｈ ” となる
。
よって、連想記憶セル６１かＷ個の出Ｊ月１，号イＬ持
っているのに対して、アドレス生成部のメモリセルアレ
イ５２の゛アドレス数回、Ｗ４１個有し、、てシ・）る
。
っているのに対して、アドレス生成部のメモリセルアレ
イ５２の゛アドレス数回、Ｗ４１個有し、、てシ・）る
。
信号”φ＋”１ ｔａ２ ””” ” ｗは信号り。、
Ｄｌ，Ｄ２・・、・・Ｄｋによりアドレスデコーダ５３
で生成され／こ出力信号である。
Ｄｌ，Ｄ２・・、・・Ｄｋによりアドレスデコーダ５３
で生成され／こ出力信号である。
信号Ｓφ，Ｓ１，Ｓ２・・・・・・Ｓ ば、連想記憶装
置の動作状態にとり、信号ａφ，ａ １ｔ ａ ２・・
・・〜と’ｌＰ１ーｊシＣφｔ Ｃ１ ｙ ｃ２・・・
・・Ｃ とを切替えている。連想処理を実行している状
態の用台（（Ｊ， ｓ ｉ ＝ｃ ｉ （ｉ＝４−渭）
となり、メモリセルアレイへのデータのん”１，み１旧
−７および卦き込みをしている状態の場合ｆｒンｔ、Ｓ
ｌ・ａｌ（１−φ〜Ｗ）となる。
置の動作状態にとり、信号ａφ，ａ １ｔ ａ ２・・
・・〜と’ｌＰ１ーｊシＣφｔ Ｃ１ ｙ ｃ２・・・
・・Ｃ とを切替えている。連想処理を実行している状
態の用台（（Ｊ， ｓ ｉ ＝ｃ ｉ （ｉ＝４−渭）
となり、メモリセルアレイへのデータのん”１，み１旧
−７および卦き込みをしている状態の場合ｆｒンｔ、Ｓ
ｌ・ａｌ（１−φ〜Ｗ）となる。
４１１号ｂ１．ｂ２ ・・・・・・ｂｗ′は連想記憶装
置の動作が１．１４ ｉ’ｌＪ’ｊ記憶セルに格納され
る参照データを読み出しおよび書き込みをしている状態
のｌ烏合は、”ｂｉ＝ａｉ（ｉ−１〜Ｗ）となり、それ
以外の状態で柚、：ｂｉ−ｚ・イインビーグンス状態（
１＝１〜Ｗ）となる。
置の動作が１．１４ ｉ’ｌＪ’ｊ記憶セルに格納され
る参照データを読み出しおよび書き込みをしている状態
のｌ烏合は、”ｂｉ＝ａｉ（ｉ−１〜Ｗ）となり、それ
以外の状態で柚、：ｂｉ−ｚ・イインビーグンス状態（
１＝１〜Ｗ）となる。
このように、アドレス生成部を、アドレスデユーダとメ
モリセルアレイおよびＪＡ！記憶セルアレイをアクセス
する信号を切替える手段と、メモリセルアレイで構成す
るこ店により、従来、ランダムロジックで設計していた
ものが、設計時間の短縮をはかることができ、さらに、
□テ］りを書換え”Ｊ’能にすることによって汎用性の
高いものとなる。
モリセルアレイおよびＪＡ！記憶セルアレイをアクセス
する信号を切替える手段と、メモリセルアレイで構成す
るこ店により、従来、ランダムロジックで設計していた
ものが、設計時間の短縮をはかることができ、さらに、
□テ］りを書換え”Ｊ’能にすることによって汎用性の
高いものとなる。
発明の効果
本発明の連想記憶装置は、半導□体集積回路化に際して
アドレス生成部をアドレスデコーダとメモリセルアレイ
で構成している／ヒめにランダムロジック部分がアドレ
スデづ−ダのみとなるので、回路構成が規則的な構造と
なり設計が容易である。
アドレス生成部をアドレスデコーダとメモリセルアレイ
で構成している／ヒめにランダムロジック部分がアドレ
スデづ−ダのみとなるので、回路構成が規則的な構造と
なり設計が容易である。
また、連想記憶セルアレイの参照データの卦き換えおよ
びアドレ′７．′生成部ＶＣ人モリセルアレイを用いる
ため、連想処理結果の出力のデータもｐ（き換え可能と
なり汎用１つ二の高い連想記憶装置と１を提供できる、
。
びアドレ′７．′生成部ＶＣ人モリセルアレイを用いる
ため、連想処理結果の出力のデータもｐ（き換え可能と
なり汎用１つ二の高い連想記憶装置と１を提供できる、
。
第１図は従来の連想記憶装置の構成図、第２図は本発明
の連想記憶装置の構成図、第３図は本発明の連想記憶装
置のアドレス生成部の一実施例を１ワ一ド分の具体的回
路構成図、第４図はアドレス生成部の具体的構成を示す
一実施例の回路図である。 １．２１・・・・・連想記憶装置、２，２２・・・・：
ｎビットテータバス、３．２３・・・ ・ｍビットデー
クバス、４，２４・・・・・ｎビットデータレジスタ、
６゜２５．４１．６１・・・・・連想記憶セルアレイ、
６゜２６・・・・・・アドレス生成部□、７，２７・・
・・・・仙御記憶部、８．９．１０，１１．２８，２９
，３０，３１゜３２・・・・・端子、３３，４３，５３
・・・・・□・アドレスデユーダ部、３４，４２，５２
・・・・・・メモリセルアレイ、４４・・・・・ＮＡＮ
Ｄゲート、４５，４６，４了・・・・・・トライステイ
トパッンア。
の連想記憶装置の構成図、第３図は本発明の連想記憶装
置のアドレス生成部の一実施例を１ワ一ド分の具体的回
路構成図、第４図はアドレス生成部の具体的構成を示す
一実施例の回路図である。 １．２１・・・・・連想記憶装置、２，２２・・・・：
ｎビットテータバス、３．２３・・・ ・ｍビットデー
クバス、４，２４・・・・・ｎビットデータレジスタ、
６゜２５．４１．６１・・・・・連想記憶セルアレイ、
６゜２６・・・・・・アドレス生成部□、７，２７・・
・・・・仙御記憶部、８．９．１０，１１．２８，２９
，３０，３１゜３２・・・・・端子、３３，４３，５３
・・・・・□・アドレスデユーダ部、３４，４２，５２
・・・・・・メモリセルアレイ、４４・・・・・ＮＡＮ
Ｄゲート、４５，４６，４了・・・・・・トライステイ
トパッンア。
Claims (1)
- （１） 複数のワードの器照データを記憶するメモリ
アレイと、検索ヴータと一上記参照データとをワー１、
’ ｊｌ’１曹で比較してその一致イｇ弓を検出する機
能を有する連想記憶ア■／イと、上記連想記憶アレイか
Ｕつの一致郁弓の出力ｐ（二ｌｊ、し／ζｆ−夕を出き
換ぐｍｍｆ１旨な状γ（［ｉて記憶寸２）ノモリセルア
し・イと、上記メ」リセルアレイへのデータの店へ換え
を７↓っ・ζ、ナウ了１−トスブコータ゛とイ【・有す
ることを相徴と」る連想記ｌ；ＳＸ ’し、置５、 （椿 アトレスブニ１−タかｊ屯肛！１１己・１．βア
レイの冬９照データの−）き換ぐを↓−・・こなう機能
台・イ］“する（−と全特ｉ；′’（とする請＋ｔ’ｌ
’ ）ｌ−＋１求の範囲第１項記載の連想記憶装置４．
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068183A JPS59146493A (ja) | 1983-02-10 | 1983-02-10 | 連想記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068183A JPS59146493A (ja) | 1983-02-10 | 1983-02-10 | 連想記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59146493A true JPS59146493A (ja) | 1984-08-22 |
Family
ID=12033915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2068183A Pending JPS59146493A (ja) | 1983-02-10 | 1983-02-10 | 連想記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59146493A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136097A (ja) * | 1983-12-23 | 1985-07-19 | Hitachi Ltd | 連想メモリ装置 |
| JPH02198098A (ja) * | 1989-06-30 | 1990-08-06 | Hitachi Ltd | 連想メモリ装置 |
-
1983
- 1983-02-10 JP JP2068183A patent/JPS59146493A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136097A (ja) * | 1983-12-23 | 1985-07-19 | Hitachi Ltd | 連想メモリ装置 |
| JPH02198098A (ja) * | 1989-06-30 | 1990-08-06 | Hitachi Ltd | 連想メモリ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS635839B2 (ja) | ||
| US7237172B2 (en) | Error detection and correction in a CAM | |
| WO1996032724A1 (en) | High performance method of and system for selecting one of a plurality of ic chips while requiring minimal select lines | |
| JPH01182992A (ja) | 半導体記憶装置 | |
| US4460972A (en) | Single chip microcomputer selectively operable in response to instructions stored on the computer chip or in response to instructions stored external to the chip | |
| JPS5926059B2 (ja) | 制御回路 | |
| US5396460A (en) | FIFO memory in which number of bits subject to each data read/write operation is changeable | |
| EP0276794A2 (en) | Data input circuit having latch circuit | |
| EP0143351B1 (en) | Memory device with a register interchange function | |
| JPS59146493A (ja) | 連想記憶装置 | |
| US6601204B1 (en) | Pattern generating method, pattern generator using the method, and memory tester using the pattern generator | |
| JPS63226735A (ja) | レジスタ回路 | |
| EP0114683A2 (en) | Arithmetic unit | |
| JP3251265B2 (ja) | メモリ出力制御回路 | |
| JPH01155594A (ja) | 半導体メモリ回路 | |
| KR100207651B1 (ko) | 메모리 엑세스 장치 | |
| JPS6045505B2 (ja) | 連想メモリ装置 | |
| KR100211146B1 (ko) | 레지스터 억세스 방법 | |
| JPS61151690A (ja) | 表示制御装置 | |
| JPH05120054A (ja) | エバリユエーシヨンチツプ装置 | |
| JP2002063070A (ja) | 演算装置及び演算方法 | |
| JPS61217995A (ja) | 連想記憶装置 | |
| JPS59146494A (ja) | 連想記憶装置 | |
| JPS61288227A (ja) | レジスタ選択回路 | |
| JPH10320971A (ja) | メモリ制御方式 |