JP2002063070A - 演算装置及び演算方法 - Google Patents
演算装置及び演算方法Info
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- 230000015654 memory Effects 0.000 claims abstract description 78
- 230000009977 dual effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】命令コードをメモリ領域に効率よく格納可能と
するとともに、格納された命令コードの転送サイクルの
削減を図り得る演算装置を提供する。 【解決手段】１バイトの整数倍以外の命令長を備えた命
令コードをメモリから読み出して、演算動作を行う演算
装置を構成するものであり、メモリ１は、命令コードの
うち１バイトの整数倍の下位ビットを格納する下位ビッ
ト格納領域２と、下位ビット以外の上位ビットを空き領
域を設けることなく連続して格納する上位ビット格納領
域３とを備えている。命令コード生成部２０は、入力さ
れるアドレス信号ＩＡに基づいて、メモリ１から前記命
令コードの下位ビットと上位ビットとを同一サイクルで
読み出す。演算器４は、命令コード生成部２０にアドレ
ス信号ＩＡを出力するとともに、命令コード生成部２０
から出力される命令コードに基づいて演算動作を行う。
するとともに、格納された命令コードの転送サイクルの
削減を図り得る演算装置を提供する。 【解決手段】１バイトの整数倍以外の命令長を備えた命
令コードをメモリから読み出して、演算動作を行う演算
装置を構成するものであり、メモリ１は、命令コードの
うち１バイトの整数倍の下位ビットを格納する下位ビッ
ト格納領域２と、下位ビット以外の上位ビットを空き領
域を設けることなく連続して格納する上位ビット格納領
域３とを備えている。命令コード生成部２０は、入力さ
れるアドレス信号ＩＡに基づいて、メモリ１から前記命
令コードの下位ビットと上位ビットとを同一サイクルで
読み出す。演算器４は、命令コード生成部２０にアドレ
ス信号ＩＡを出力するとともに、命令コード生成部２０
から出力される命令コードに基づいて演算動作を行う。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリ領域に格
納されている命令コードを読み出して、該命令コードに
基づく演算動作を行う演算装置に関するものである。
納されている命令コードを読み出して、該命令コードに
基づく演算動作を行う演算装置に関するものである。
【０００２】メモリ領域に命令コードを格納し、あるい
はメモリ領域に格納されている命令コードを読み出し、
当該命令コードに対応する演算動作を行う演算装置で
は、近年、命令コードの命令長が１バイトの整数倍以外
となるものがある。このような演算装置において、メモ
リ領域への命令コードの効率的な格納及び命令コードの
転送時間の短縮を図ることが必要となっている。
はメモリ領域に格納されている命令コードを読み出し、
当該命令コードに対応する演算動作を行う演算装置で
は、近年、命令コードの命令長が１バイトの整数倍以外
となるものがある。このような演算装置において、メモ
リ領域への命令コードの効率的な格納及び命令コードの
転送時間の短縮を図ることが必要となっている。
【０００３】
【従来の技術】従来、命令長が１バイトの整数倍以外と
なる命令コードに基づいて演算動作を行う演算装置で
は、次のような動作を行う。
なる命令コードに基づいて演算動作を行う演算装置で
は、次のような動作を行う。
【０００４】命令コードをメモリ領域に格納する場合、
例えば１６ビット長のメモリ領域に１８ビットの命令長
の命令コードを格納する場合には、クロック信号に基づ
く第一の書き込みサイクルで、第一のアドレスにまず１
６ビット分の命令コードが格納される。次いで、第二の
書き込みサイクルで第二のアドレスに残り２ビット分の
命令コードが格納される。
例えば１６ビット長のメモリ領域に１８ビットの命令長
の命令コードを格納する場合には、クロック信号に基づ
く第一の書き込みサイクルで、第一のアドレスにまず１
６ビット分の命令コードが格納される。次いで、第二の
書き込みサイクルで第二のアドレスに残り２ビット分の
命令コードが格納される。
【０００５】つづいて、新たに１８ビット長の命令コー
ドを格納する場合には、第三の書き込みサイクルで第三
のアドレスにまず１６ビット分の命令コードが格納さ
れ、次いで第四の書き込みサイクルで第四のアドレスに
残り２ビット分の命令コードが格納される。
ドを格納する場合には、第三の書き込みサイクルで第三
のアドレスにまず１６ビット分の命令コードが格納さ
れ、次いで第四の書き込みサイクルで第四のアドレスに
残り２ビット分の命令コードが格納される。
【０００６】また、上記のように格納された命令コード
を読み出す場合には、第一の読み出しサイクルで前記第
一のアドレスから１６ビット分の命令コードが読み出さ
れ、次いで第二の読み出しサイクルで第二のアドレスか
ら残り２ビット分の命令コードが読み出される。
を読み出す場合には、第一の読み出しサイクルで前記第
一のアドレスから１６ビット分の命令コードが読み出さ
れ、次いで第二の読み出しサイクルで第二のアドレスか
ら残り２ビット分の命令コードが読み出される。
【０００７】そして、１６ビットの命令コードと、２ビ
ットの命令コードが合成されて、１８ビットの命令コー
ドが生成され、その命令コードに基づいて演算動作が行
われる。
ットの命令コードが合成されて、１８ビットの命令コー
ドが生成され、その命令コードに基づいて演算動作が行
われる。
【０００８】
【発明が解決しようとする課題】ところが、上記のよう
な演算装置では、各命令コードの残り２ビット分の命令
コードが格納されるアドレスには、それぞれ１４ビット
分の空き領域が残る。
な演算装置では、各命令コードの残り２ビット分の命令
コードが格納されるアドレスには、それぞれ１４ビット
分の空き領域が残る。
【０００９】従って、多数の命令コードをメモリ領域に
格納する場合、空き領域が増大して、データ格納効率が
低下し、この結果大きなメモリ容量が必要となるという
問題点がある。
格納する場合、空き領域が増大して、データ格納効率が
低下し、この結果大きなメモリ容量が必要となるという
問題点がある。
【００１０】また、１８ビットの各命令コードの書き込
み動作及び読み出し動作を行うために、それぞれクロッ
ク信号の２サイクル分の転送サイクルを要するため、演
算速度を高速化することができないという問題点があ
る。
み動作及び読み出し動作を行うために、それぞれクロッ
ク信号の２サイクル分の転送サイクルを要するため、演
算速度を高速化することができないという問題点があ
る。
【００１１】この発明の目的は、命令コードをメモリ領
域に効率よく格納可能とするとともに、格納された命令
コードの転送サイクルの削減を図り得る演算装置を提供
することにある。
域に効率よく格納可能とするとともに、格納された命令
コードの転送サイクルの削減を図り得る演算装置を提供
することにある。
【００１２】
【課題を解決するための手段】図１は、本発明の原理説
明図である。すなわち、１バイトの整数倍以外の命令長
を備えた命令コードをメモリから読み出して、演算動作
を行う演算装置を構成するものであり、メモリ１は、前
記命令コードのうち１バイトの整数倍の下位ビットを格
納する下位ビット格納領域２と、前記下位ビット以外の
上位ビットを空き領域を設けることなく連続して格納す
る上位ビット格納領域３とを備えている。命令コード生
成部２０は、入力されるアドレス信号ＩＡに基づいて、
前記メモリ１から前記命令コードの下位ビットと上位ビ
ットとを同一サイクルで読み出す。演算器４は、前記命
令コード生成部２０に前記アドレス信号ＩＡを出力する
とともに、前記命令コード生成部２０から出力される命
令コードに基づいて演算動作を行う。
明図である。すなわち、１バイトの整数倍以外の命令長
を備えた命令コードをメモリから読み出して、演算動作
を行う演算装置を構成するものであり、メモリ１は、前
記命令コードのうち１バイトの整数倍の下位ビットを格
納する下位ビット格納領域２と、前記下位ビット以外の
上位ビットを空き領域を設けることなく連続して格納す
る上位ビット格納領域３とを備えている。命令コード生
成部２０は、入力されるアドレス信号ＩＡに基づいて、
前記メモリ１から前記命令コードの下位ビットと上位ビ
ットとを同一サイクルで読み出す。演算器４は、前記命
令コード生成部２０に前記アドレス信号ＩＡを出力する
とともに、前記命令コード生成部２０から出力される命
令コードに基づいて演算動作を行う。
【００１３】
【発明の実施の形態】（第一の実施の形態）図２〜図４
は、この発明を具体化した演算装置の第一の実施の形態
を示す。図２に示すメモリ１は、シングルポートメモリ
で構成され、１つのアドレスに１６ビット、すなわち２
バイト分のデータ幅を備えている。
は、この発明を具体化した演算装置の第一の実施の形態
を示す。図２に示すメモリ１は、シングルポートメモリ
で構成され、１つのアドレスに１６ビット、すなわち２
バイト分のデータ幅を備えている。
【００１４】前記メモリ１には、外部ＣＰＵ等からｎビ
ット（この実施の形態では１７ビット）の命令長を備え
た多数の命令コードが格納されている。そのメモリ１の
内部構成を図３に従って説明すると、同メモリ１は下位
ビット格納領域２と、上位ビット格納領域３とに分割さ
れている。
ット（この実施の形態では１７ビット）の命令長を備え
た多数の命令コードが格納されている。そのメモリ１の
内部構成を図３に従って説明すると、同メモリ１は下位
ビット格納領域２と、上位ビット格納領域３とに分割さ
れている。
【００１５】前記下位ビット格納領域２の各アドレスに
は、前記各命令コードの下位ｍビット（この実施の形態
では１６ビット）Ｉ００００Ｌ〜Ｉ００１０Ｌ等がそれ
ぞれ格納されている。
は、前記各命令コードの下位ｍビット（この実施の形態
では１６ビット）Ｉ００００Ｌ〜Ｉ００１０Ｌ等がそれ
ぞれ格納されている。
【００１６】前記上位ビット格納領域３の各アドレスに
は、前記各命令コードの上位ｎ−ｍビット（この実施の
形態では１ビット）が、（ｎ−ｍ）ｂｉｔ０〜（ｎ−
ｍ）ｂｉｔ１５として、１６ビットずつ格納されてい
る。すなわち、前記上位ビット格納領域３の各アドレス
には、１６個の命令コードの各上位１ビットが格納され
ている。
は、前記各命令コードの上位ｎ−ｍビット（この実施の
形態では１ビット）が、（ｎ−ｍ）ｂｉｔ０〜（ｎ−
ｍ）ｂｉｔ１５として、１６ビットずつ格納されてい
る。すなわち、前記上位ビット格納領域３の各アドレス
には、１６個の命令コードの各上位１ビットが格納され
ている。
【００１７】図２に示す演算器４は、前記メモリ１に格
納されている命令コードを読み出すために、１６ビット
のアドレス信号ＩＡ１５：０を出力する。前記アドレス
信号ＩＡ１５：０のうち、上位１２ビットの信号ＩＡ１
５：４は、上位アドレス保持回路５及び比較器６に入力
される。
納されている命令コードを読み出すために、１６ビット
のアドレス信号ＩＡ１５：０を出力する。前記アドレス
信号ＩＡ１５：０のうち、上位１２ビットの信号ＩＡ１
５：４は、上位アドレス保持回路５及び比較器６に入力
される。
【００１８】前記上位アドレス保持回路５は、入力され
た信号ＩＡ１５：４を保持して、前記比較器６に上位ア
ドレス信号ＵＡとして出力する。なお、この上位アドレ
ス保持回路５は、この演算装置の起動時等にＬレベルの
リセット信号ＲＳＴＸが入力されると、保持信号が１１
１ｈ（ｈは１６進コードを示す。以下同じ）にリセット
されるようになっている。
た信号ＩＡ１５：４を保持して、前記比較器６に上位ア
ドレス信号ＵＡとして出力する。なお、この上位アドレ
ス保持回路５は、この演算装置の起動時等にＬレベルの
リセット信号ＲＳＴＸが入力されると、保持信号が１１
１ｈ（ｈは１６進コードを示す。以下同じ）にリセット
されるようになっている。
【００１９】前記比較器６は、演算器４から入力された
信号ＩＡ１５：４と、上位アドレス保持回路５から出力
される信号ＩＡ１５：４とを比較し、一致する場合には
Ｈレベルの出力信号ｈｉｔを出力し、不一致の場合に
は、Ｌレベルの出力信号ｈｉｔを出力する。
信号ＩＡ１５：４と、上位アドレス保持回路５から出力
される信号ＩＡ１５：４とを比較し、一致する場合には
Ｈレベルの出力信号ｈｉｔを出力し、不一致の場合に
は、Ｌレベルの出力信号ｈｉｔを出力する。
【００２０】前記比較器６の出力信号ｈｉｔは、上位ア
ドレス保持回路５に入力され、上位アドレス保持回路５
はＬレベルの出力信号ｈｉｔが入力されると、入力され
ている、上位１２ビットの信号ＩＡ１５：４を保持す
る。
ドレス保持回路５に入力され、上位アドレス保持回路５
はＬレベルの出力信号ｈｉｔが入力されると、入力され
ている、上位１２ビットの信号ＩＡ１５：４を保持す
る。
【００２１】前記演算器４から出力されるアドレス信号
ＩＡ１５：０は、第一のセレクタ７に入力される。ま
た、前記演算器４から出力されるアドレス信号ＩＡ１
５：０は、オフセット回路８に入力される。前記オフセ
ット回路８は、下位ビット格納領域２の各アドレスに対
応する上位ビット格納領域３内の各アドレスを生成する
ためのものである。
ＩＡ１５：０は、第一のセレクタ７に入力される。ま
た、前記演算器４から出力されるアドレス信号ＩＡ１
５：０は、オフセット回路８に入力される。前記オフセ
ット回路８は、下位ビット格納領域２の各アドレスに対
応する上位ビット格納領域３内の各アドレスを生成する
ためのものである。
【００２２】そして、図３に示すように、例えば演算器
４から出力されるアドレス信号ＩＡ１５：０が００００
ｈであるとき、オフセット回路８は上位ｎ−ｍビットの
命令コードが格納されているアドレス範囲を示すオフセ
ット値を０００ｈに加算して、００００ｈに下位ｍビッ
トが格納されている命令コードの上位ｎ−ｍビットが格
納されているアドレス信号を生成する。
４から出力されるアドレス信号ＩＡ１５：０が００００
ｈであるとき、オフセット回路８は上位ｎ−ｍビットの
命令コードが格納されているアドレス範囲を示すオフセ
ット値を０００ｈに加算して、００００ｈに下位ｍビッ
トが格納されている命令コードの上位ｎ−ｍビットが格
納されているアドレス信号を生成する。
【００２３】同様に、アドレス信号ＩＡ１５：０が００
１０ｈであるとき、オフセット回路８は上位ｎ−ｍビッ
トの命令コードが格納されているアドレス範囲を示すオ
フセット値を００１ｈに加算して、００１０ｈに下位ｍ
ビットが格納されている命令コードの上位ｎ−ｍビット
が格納されているアドレス信号を生成する。
１０ｈであるとき、オフセット回路８は上位ｎ−ｍビッ
トの命令コードが格納されているアドレス範囲を示すオ
フセット値を００１ｈに加算して、００１０ｈに下位ｍ
ビットが格納されている命令コードの上位ｎ−ｍビット
が格納されているアドレス信号を生成する。
【００２４】前記第一のセレクタ７には、前記比較器６
の出力信号ｈｉｔが入力される。そして、第一のセレク
タ７は、比較器６の出力信号ｈｉｔがＨレベルである
と、演算器４から入力されるアドレス信号ＩＡ１５：０
を前記メモリ１にアドレス信号ＡＤとして出力する。ま
た、比較器６の出力信号ｈｉｔがＬレベルであると、オ
フセット回路８から出力されるアドレス信号を前記メモ
リ１にアドレス信号ＡＤとして出力する。
の出力信号ｈｉｔが入力される。そして、第一のセレク
タ７は、比較器６の出力信号ｈｉｔがＨレベルである
と、演算器４から入力されるアドレス信号ＩＡ１５：０
を前記メモリ１にアドレス信号ＡＤとして出力する。ま
た、比較器６の出力信号ｈｉｔがＬレベルであると、オ
フセット回路８から出力されるアドレス信号を前記メモ
リ１にアドレス信号ＡＤとして出力する。
【００２５】前記メモリ１は、前記第一のセレクタ７か
らアドレス信号ＩＡ１５：０が入力されると、下位ビッ
ト格納領域２から当該アドレス信号に対応する命令コー
ドの下位ビットを読み出しデータＲＯとして読み出し
て、前記演算器４に下位ビットデータＩＤ１５：０とし
て出力する。
らアドレス信号ＩＡ１５：０が入力されると、下位ビッ
ト格納領域２から当該アドレス信号に対応する命令コー
ドの下位ビットを読み出しデータＲＯとして読み出し
て、前記演算器４に下位ビットデータＩＤ１５：０とし
て出力する。
【００２６】また、前記メモリ１は、前記第一のセレク
タ７からオフセット回路８で生成されたアドレス信号が
入力されると、当該アドレス信号に対応する命令コード
の１６ビットの上位ビットデータ群を読み出しデータＲ
Ｏとして読み出して、バッファレジスタ９に出力する。
タ７からオフセット回路８で生成されたアドレス信号が
入力されると、当該アドレス信号に対応する命令コード
の１６ビットの上位ビットデータ群を読み出しデータＲ
Ｏとして読み出して、バッファレジスタ９に出力する。
【００２７】前記バッファレジスタ９には、前記比較器
６から出力信号ｈｉｔが入力される。そして、出力信号
ｈｉｔがＨレベルとなると、バッファレジスタ９は前記
メモリ１から出力される命令コードの上位ビットデータ
群をラッチして、第二のセレクタ１０に出力する。
６から出力信号ｈｉｔが入力される。そして、出力信号
ｈｉｔがＨレベルとなると、バッファレジスタ９は前記
メモリ１から出力される命令コードの上位ビットデータ
群をラッチして、第二のセレクタ１０に出力する。
【００２８】前記第二のセレクタ１０には、前記演算器
４から出力されるアドレス信号ＩＡ１５：０のうち、下
位４ビットのアドレス信号ＩＡ３：０が入力される。そ
して、ラッチしている１６ビットの上位ビットデータ群
の中から、アドレス信号ＩＡ３：０に基づいていずれか
の上位ビットデータを選択して、前記演算器４に上位ビ
ットデータＩＤ１６として出力する。
４から出力されるアドレス信号ＩＡ１５：０のうち、下
位４ビットのアドレス信号ＩＡ３：０が入力される。そ
して、ラッチしている１６ビットの上位ビットデータ群
の中から、アドレス信号ＩＡ３：０に基づいていずれか
の上位ビットデータを選択して、前記演算器４に上位ビ
ットデータＩＤ１６として出力する。
【００２９】前記比較器６の出力信号ｈｉｔは前記演算
器４に待機信号ＷＡＩＴとして入力される。そして、待
機信号ＷＡＩＴがＬレベルとなると、演算器４は待機状
態となって、同一のアドレス信号ＩＡ１５：０を出力し
続けるようになっている。
器４に待機信号ＷＡＩＴとして入力される。そして、待
機信号ＷＡＩＴがＬレベルとなると、演算器４は待機状
態となって、同一のアドレス信号ＩＡ１５：０を出力し
続けるようになっている。
【００３０】次に、上記のように構成された演算装置の
動作を図４に従って説明する。前記演算器４、上位アド
レス保持回路５、メモリ１等は共通のクロック信号ＣＬ
Ｋに基づいて動作している例えばこの演算装置の起動時
に、Ｌレベルのリセット信号ＲＳＴＸが入力されている
状態では、上位アドレス保持回路５には、１１１ｈのア
ドレスに初期化される。
動作を図４に従って説明する。前記演算器４、上位アド
レス保持回路５、メモリ１等は共通のクロック信号ＣＬ
Ｋに基づいて動作している例えばこの演算装置の起動時
に、Ｌレベルのリセット信号ＲＳＴＸが入力されている
状態では、上位アドレス保持回路５には、１１１ｈのア
ドレスに初期化される。
【００３１】次いで、リセット信号ＲＳＴＸがＨレベル
となってリセット動作が解除されると、演算器４からア
ドレス信号ＩＡ１５：０として、まず００００ｈのアド
レス信号の出力が開始される。
となってリセット動作が解除されると、演算器４からア
ドレス信号ＩＡ１５：０として、まず００００ｈのアド
レス信号の出力が開始される。
【００３２】すると、比較器６ではアドレス信号ＩＡ１
５：０の上位１２ビットの信号ＩＡ１５：４と、上位ア
ドレス保持回路５に格納されているアドレス信号１１１
ｈとを比較する。
５：０の上位１２ビットの信号ＩＡ１５：４と、上位ア
ドレス保持回路５に格納されているアドレス信号１１１
ｈとを比較する。
【００３３】この結果、比較結果は不一致となるため、
比較器６からＬレベルの出力信号ｈｉｔが出力される。
すると、待機信号ＷＡＩＴがＬレベルとなって、演算器
４から出力されるアドレス信号ＩＡ１５：０は００００
ｈに維持される。また、Ｌレベルの出力信号ｈｉｔに基
づいて、第一のセレクタ７からメモリ１に出力されるア
ドレス信号ＡＤは、オフセット回路８から出力されるア
ドレス信号、すなわちアドレス信号００００ｈに対応す
る上位ビット格納領域３内のアドレス信号（ｏｆｆｓｅ
ｔ＋０００ｈ）が入力される。
比較器６からＬレベルの出力信号ｈｉｔが出力される。
すると、待機信号ＷＡＩＴがＬレベルとなって、演算器
４から出力されるアドレス信号ＩＡ１５：０は００００
ｈに維持される。また、Ｌレベルの出力信号ｈｉｔに基
づいて、第一のセレクタ７からメモリ１に出力されるア
ドレス信号ＡＤは、オフセット回路８から出力されるア
ドレス信号、すなわちアドレス信号００００ｈに対応す
る上位ビット格納領域３内のアドレス信号（ｏｆｆｓｅ
ｔ＋０００ｈ）が入力される。
【００３４】次いで、メモリ１からアドレス信号（ｏｆ
ｆｓｅｔ＋０００ｈ）に格納されている１６ビットの上
位ビットデータ群が読み出され、Ｌレベルの出力信号ｈ
ｉｔに基づいてその上位ビットデータ群がバッファレジ
スタ９に格納される。
ｆｓｅｔ＋０００ｈ）に格納されている１６ビットの上
位ビットデータ群が読み出され、Ｌレベルの出力信号ｈ
ｉｔに基づいてその上位ビットデータ群がバッファレジ
スタ９に格納される。
【００３５】そして、バッファレジスタ９に格納された
上位ビットデータ群の中からアドレス信号００００ｈの
下位３ビットの信号ＩＡ３：０に基づいて、第二のセレ
クタ１０からｎ−ｍ０ビットの信号が選択されて出力さ
れる。
上位ビットデータ群の中からアドレス信号００００ｈの
下位３ビットの信号ＩＡ３：０に基づいて、第二のセレ
クタ１０からｎ−ｍ０ビットの信号が選択されて出力さ
れる。
【００３６】この時、待機信号ＷＡＩＴはＬレベルであ
るので、演算器４では第二のセレクタ１０の出力信号を
上位ビットデータＩＤ１６として認識することはなく、
メモリ１の読み出しデータＲＯを下位ビットデータＩＤ
１５：０として認識することもない。
るので、演算器４では第二のセレクタ１０の出力信号を
上位ビットデータＩＤ１６として認識することはなく、
メモリ１の読み出しデータＲＯを下位ビットデータＩＤ
１５：０として認識することもない。
【００３７】次いで、比較器６の出力信号ｈｉｔがＬレ
ベルに維持されている状態で、クロック信号ＣＬＫが立
ちがると、上位アドレス保持回路５には演算器４から出
力されているアドレス信号００００ｈの上位１２ビット
のアドレス信号０００ｈが格納される。
ベルに維持されている状態で、クロック信号ＣＬＫが立
ちがると、上位アドレス保持回路５には演算器４から出
力されているアドレス信号００００ｈの上位１２ビット
のアドレス信号０００ｈが格納される。
【００３８】すると、上位アドレス保持回路５の格納デ
ータと、演算器４から出力されているアドレス信号００
００ｈの上位１２ビットのアドレス信号とが一致するた
め、比較器６の出力信号ｈｉｔはＨレベルとなる。
ータと、演算器４から出力されているアドレス信号００
００ｈの上位１２ビットのアドレス信号とが一致するた
め、比較器６の出力信号ｈｉｔはＨレベルとなる。
【００３９】すると、第一のセレクタ７からメモリ１に
アドレス信号００００ｈが入力され、そのアドレス信号
に基づいてメモリ１から命令コードの下位ビットデータ
Ｉ００００Ｌが読み出され、その下位ビットデータＩ０
０００Ｌが演算器４に１６ビットの下位ビットデータＩ
Ｄ１５：０として出力される。
アドレス信号００００ｈが入力され、そのアドレス信号
に基づいてメモリ１から命令コードの下位ビットデータ
Ｉ００００Ｌが読み出され、その下位ビットデータＩ０
０００Ｌが演算器４に１６ビットの下位ビットデータＩ
Ｄ１５：０として出力される。
【００４０】また、比較器６の出力信号ｈｉｔがＨレベ
ルであるため、バッファレジスタ９の格納内容に変更は
ない。そして、演算器４から出力されているアドレス信
号００００ｈの下位４ビットＩＡ３：０に基づいて、バ
ッファレジスタ９に格納されている上位ビットデータ群
の中から、下位ビットデータＩ００００Ｌに対応する上
位ビットデータｎ−ｍｂｉｔ０が第二のセレクタ１０に
より選択されて、演算器４に上位ビットデータＩＤ１６
として出力される。
ルであるため、バッファレジスタ９の格納内容に変更は
ない。そして、演算器４から出力されているアドレス信
号００００ｈの下位４ビットＩＡ３：０に基づいて、バ
ッファレジスタ９に格納されている上位ビットデータ群
の中から、下位ビットデータＩ００００Ｌに対応する上
位ビットデータｎ−ｍｂｉｔ０が第二のセレクタ１０に
より選択されて、演算器４に上位ビットデータＩＤ１６
として出力される。
【００４１】すると、演算器４では１６ビットの下位ビ
ットデータＩＤ１５：０と、１ビットの上位ビットデー
タＩＤ１６とに基づいて、１７ビットの命令コードが合
成される。
ットデータＩＤ１５：０と、１ビットの上位ビットデー
タＩＤ１６とに基づいて、１７ビットの命令コードが合
成される。
【００４２】次いで、クロック信号ＣＬＫの立ち上がり
に基づいて、演算器４からアドレス信号ＩＡ１５：０と
して、０００１ｈが出力されると、上位１２ビットのア
ドレス信号は一致するので、比較器６の出力信号ｈｉｔ
はＨレベルに維持される。
に基づいて、演算器４からアドレス信号ＩＡ１５：０と
して、０００１ｈが出力されると、上位１２ビットのア
ドレス信号は一致するので、比較器６の出力信号ｈｉｔ
はＨレベルに維持される。
【００４３】すると、第一のセレクタ７からメモリ１に
アドレス信号０００１ｈが入力され、そのアドレス信号
に基づいてメモリ１から命令コードの下位ビットデータ
Ｉ０００１Ｌが読み出され、その下位ビットデータＩ０
００１Ｌが演算器４に１６ビットの下位ビットデータＩ
Ｄ１５：０として出力される。
アドレス信号０００１ｈが入力され、そのアドレス信号
に基づいてメモリ１から命令コードの下位ビットデータ
Ｉ０００１Ｌが読み出され、その下位ビットデータＩ０
００１Ｌが演算器４に１６ビットの下位ビットデータＩ
Ｄ１５：０として出力される。
【００４４】また、比較器６の出力信号ｈｉｔがＨレベ
ルであるため、バッファレジスタ９の格納内容に変更は
ない。そして、演算器４から出力されているアドレス信
号０００１ｈの下位４ビットＩＡ３：０に基づいて、バ
ッファレジスタ９に格納されている上位ビットデータの
中から、下位ビットデータＩ０００１Ｌに対応する上位
ビットデータｎ−ｍｂｉｔ１が第二のセレクタ１０によ
り選択されて、演算器４に上位ビットデータＩＤ１６と
して出力される。
ルであるため、バッファレジスタ９の格納内容に変更は
ない。そして、演算器４から出力されているアドレス信
号０００１ｈの下位４ビットＩＡ３：０に基づいて、バ
ッファレジスタ９に格納されている上位ビットデータの
中から、下位ビットデータＩ０００１Ｌに対応する上位
ビットデータｎ−ｍｂｉｔ１が第二のセレクタ１０によ
り選択されて、演算器４に上位ビットデータＩＤ１６と
して出力される。
【００４５】すると、演算器４では１６ビットの下位ビ
ットデータＩＤ１５：０と、１ビットの上位ビットデー
タＩＤ１６とに基づいて、１７ビットの命令コードが合
成される。
ットデータＩＤ１５：０と、１ビットの上位ビットデー
タＩＤ１６とに基づいて、１７ビットの命令コードが合
成される。
【００４６】そして、演算器４からアドレス信号０００
ｆｈが出力されるまで、このような動作が繰り返され
る。次いで、演算器４からアドレス信号ＩＡ１５：０と
して、００１０ｈが出力されると、上位アドレス保持回
路５に格納されている上位アドレス０００ｈとは不一致
となるため、比較器６の出力信号ｈｉｔはＬレベルとな
る。
ｆｈが出力されるまで、このような動作が繰り返され
る。次いで、演算器４からアドレス信号ＩＡ１５：０と
して、００１０ｈが出力されると、上位アドレス保持回
路５に格納されている上位アドレス０００ｈとは不一致
となるため、比較器６の出力信号ｈｉｔはＬレベルとな
る。
【００４７】すると、第一のセレクタ７からメモリ１に
出力されるアドレス信号ＡＤは、アドレス信号００１０
ｈに対応する上位ビット格納領域３内のアドレス信号
（ｏｆｆｓｅｔ＋００１ｈ）が入力される。
出力されるアドレス信号ＡＤは、アドレス信号００１０
ｈに対応する上位ビット格納領域３内のアドレス信号
（ｏｆｆｓｅｔ＋００１ｈ）が入力される。
【００４８】次いで、メモリ１からアドレス信号（ｏｆ
ｆｓｅｔ＋００１ｈ）に格納されている１６ビットの上
位ビットデータ群が読み出され、Ｌレベルの出力信号ｈ
ｉｔに基づいてその上位ビットデータ群がバッファレジ
スタ９に格納される。
ｆｓｅｔ＋００１ｈ）に格納されている１６ビットの上
位ビットデータ群が読み出され、Ｌレベルの出力信号ｈ
ｉｔに基づいてその上位ビットデータ群がバッファレジ
スタ９に格納される。
【００４９】そして、バッファレジスタ９に格納された
上位ビットデータ群の中からアドレス信号００１０ｈの
下位３ビットの信号ＩＡ３：０に基づいて、第二のセレ
クタ１０からｎ−ｍｂｉｔ０の信号が選択されて出力さ
れる。
上位ビットデータ群の中からアドレス信号００１０ｈの
下位３ビットの信号ＩＡ３：０に基づいて、第二のセレ
クタ１０からｎ−ｍｂｉｔ０の信号が選択されて出力さ
れる。
【００５０】この時、待機信号ＷＡＩＴはＬレベルであ
るので、演算器４では第二のセレクタ１０の出力信号を
上位ビットデータＩＤ１６として認識することはなく、
メモリ１の読み出しデータを下位ビットデータＩＤ１
５：０として認識することもない。
るので、演算器４では第二のセレクタ１０の出力信号を
上位ビットデータＩＤ１６として認識することはなく、
メモリ１の読み出しデータを下位ビットデータＩＤ１
５：０として認識することもない。
【００５１】次いで、比較器６の出力信号ｈｉｔがＬレ
ベルに維持されている状態で、クロック信号ＣＬＫが立
ちがると、上位アドレス保持回路５には演算器４から出
力されているアドレス信号００１０ｈの上位１２ビット
のアドレス信号００１ｈが格納される。
ベルに維持されている状態で、クロック信号ＣＬＫが立
ちがると、上位アドレス保持回路５には演算器４から出
力されているアドレス信号００１０ｈの上位１２ビット
のアドレス信号００１ｈが格納される。
【００５２】すると、上位アドレス保持回路５の格納デ
ータＵＡと、演算器４から出力されているアドレス信号
００１０ｈの上位１２ビットのアドレス信号とが一致す
るため、比較器６の出力信号ｈｉｔは再びＨレベルとな
る。
ータＵＡと、演算器４から出力されているアドレス信号
００１０ｈの上位１２ビットのアドレス信号とが一致す
るため、比較器６の出力信号ｈｉｔは再びＨレベルとな
る。
【００５３】すると、第一のセレクタ７からメモリ１に
アドレス信号ＡＤとして００１０ｈが入力され、そのア
ドレス信号に基づいてメモリ１から命令コードの下位ビ
ットデータＩ００１０Ｌが読み出され、その下位ビット
データＩ００１０Ｌが演算器４に１６ビットの下位ビッ
トデータＩＤ１５：０として出力される。
アドレス信号ＡＤとして００１０ｈが入力され、そのア
ドレス信号に基づいてメモリ１から命令コードの下位ビ
ットデータＩ００１０Ｌが読み出され、その下位ビット
データＩ００１０Ｌが演算器４に１６ビットの下位ビッ
トデータＩＤ１５：０として出力される。
【００５４】また、比較器６の出力信号ｈｉｔがＨレベ
ルであるため、バッファレジスタ９の格納内容に変更は
ない。そして、演算器４から出力されているアドレス信
号００１０ｈの下位４ビットＩＡ３：０に基づいて、バ
ッファレジスタ９に格納されている上位ビットデータ群
の中から、下位ビットデータＩ００１０Ｌに対応する上
位ビットデータｎ−ｍｂｉｔ０が第二のセレクタ１０に
より選択されて、演算器４に上位ビットデータＩＤ１６
として出力される。
ルであるため、バッファレジスタ９の格納内容に変更は
ない。そして、演算器４から出力されているアドレス信
号００１０ｈの下位４ビットＩＡ３：０に基づいて、バ
ッファレジスタ９に格納されている上位ビットデータ群
の中から、下位ビットデータＩ００１０Ｌに対応する上
位ビットデータｎ−ｍｂｉｔ０が第二のセレクタ１０に
より選択されて、演算器４に上位ビットデータＩＤ１６
として出力される。
【００５５】すると、演算器４では１６ビットの下位ビ
ットデータＩＤ１５：０と、１ビットの上位ビットデー
タＩＤ１６とに基づいて、１７ビットの命令コードが合
成される。
ットデータＩＤ１５：０と、１ビットの上位ビットデー
タＩＤ１６とに基づいて、１７ビットの命令コードが合
成される。
【００５６】次いで、アドレス信号００１１ｈ〜００１
ｆｈが入力されると、上記と同様に下位ビット格納領域
２から読み出された１６ビットの下位ビットデータＩＤ
１５：０と、バッファレジスタ９から読み出された１ビ
ットの上位ビットデータＩＤ１６に基づいて１７ビット
の命令コードが合成される。
ｆｈが入力されると、上記と同様に下位ビット格納領域
２から読み出された１６ビットの下位ビットデータＩＤ
１５：０と、バッファレジスタ９から読み出された１ビ
ットの上位ビットデータＩＤ１６に基づいて１７ビット
の命令コードが合成される。
【００５７】次いで、演算器４からアドレス信号ＩＡ１
５：０として、００２０ｈが出力されると、上位アドレ
ス保持回路５に格納されている上位アドレス００１ｈと
は不一致となるため、比較器６の出力信号ｈｉｔはＬレ
ベルとなる。
５：０として、００２０ｈが出力されると、上位アドレ
ス保持回路５に格納されている上位アドレス００１ｈと
は不一致となるため、比較器６の出力信号ｈｉｔはＬレ
ベルとなる。
【００５８】すると、バッファレジスタ９の格納データ
ＵＡの書き換えが行われ、つづいて上記と同様な動作が
繰り返される。そして、演算器４は合成された命令コー
ドに基づいて、各命令コードに対応した所定の演算動作
を行う。
ＵＡの書き換えが行われ、つづいて上記と同様な動作が
繰り返される。そして、演算器４は合成された命令コー
ドに基づいて、各命令コードに対応した所定の演算動作
を行う。
【００５９】上記のように構成された演算装置では、次
に示す作用効果を得ることができる。 （１）１バイトの整数倍以外の命令長を備えた１７ビッ
トの命令コードを、１バイトの整数倍である１６ビット
の下位ビットと、１ビットの上位ビットとに分割し、下
位ビットを下位ビット格納領域２に格納し、上位ビット
を上位ビット格納領域３に連続して格納した。従って、
１バイトの整数倍以外の命令長を備えた命令コードを空
き領域を発生させることなくメモリに格納することがで
きるので、メモリの容量を削減することができる。
に示す作用効果を得ることができる。 （１）１バイトの整数倍以外の命令長を備えた１７ビッ
トの命令コードを、１バイトの整数倍である１６ビット
の下位ビットと、１ビットの上位ビットとに分割し、下
位ビットを下位ビット格納領域２に格納し、上位ビット
を上位ビット格納領域３に連続して格納した。従って、
１バイトの整数倍以外の命令長を備えた命令コードを空
き領域を発生させることなくメモリに格納することがで
きるので、メモリの容量を削減することができる。
【００６０】（２）クロック信号ＣＬＫの１７サイクル
中の１サイクルを除いて、各サイクルにおいて１７ビッ
トの命令コードを読み出すことができるので、メモリ１
から演算器４への命令コードの転送速度を高速化するこ
とができる。
中の１サイクルを除いて、各サイクルにおいて１７ビッ
トの命令コードを読み出すことができるので、メモリ１
から演算器４への命令コードの転送速度を高速化するこ
とができる。
【００６１】（３）１バイトの整数倍以外の命令長を備
えた命令コードを、１バイトの整数倍のビット長を備え
たメモリに空き領域を発生させることなく格納すること
ができる。従って、メモリ１に汎用メモリを使用するこ
とができるので、演算装置のコストを低減することがで
きる。 （第二の実施の形態）図５は、この発明を具体化した第
二の実施の形態を示す。この実施の形態のメモリ１１は
デュアルポートメモリで構成される。そして、前記第一
の実施の形態と同様に、１バイトの整数倍以外の命令長
を備えた命令コードのうち、１バイトの整数倍の下位ビ
ットが下位ビット格納領域１２に格納され、残りの上位
ビットが上位ビット格納領域１３に空き領域を発生させ
ることなく格納される。
えた命令コードを、１バイトの整数倍のビット長を備え
たメモリに空き領域を発生させることなく格納すること
ができる。従って、メモリ１に汎用メモリを使用するこ
とができるので、演算装置のコストを低減することがで
きる。 （第二の実施の形態）図５は、この発明を具体化した第
二の実施の形態を示す。この実施の形態のメモリ１１は
デュアルポートメモリで構成される。そして、前記第一
の実施の形態と同様に、１バイトの整数倍以外の命令長
を備えた命令コードのうち、１バイトの整数倍の下位ビ
ットが下位ビット格納領域１２に格納され、残りの上位
ビットが上位ビット格納領域１３に空き領域を発生させ
ることなく格納される。
【００６２】演算器４から出力されるアドレス信号ＩＡ
は、制御回路１４に入力される。前記制御回路１４は、
そのアドレス信号ＩＡを下位ビット格納領域１２に出力
するとともに、前記第一の実施の形態のオフセット回路
８から出力されるアドレス信号と同様なアドレス信号を
上位ビット格納領域１３に並行して出力する。
は、制御回路１４に入力される。前記制御回路１４は、
そのアドレス信号ＩＡを下位ビット格納領域１２に出力
するとともに、前記第一の実施の形態のオフセット回路
８から出力されるアドレス信号と同様なアドレス信号を
上位ビット格納領域１３に並行して出力する。
【００６３】そして、下位ビット格納領域１２から読み
出された下位ビットデータは演算器４に出力され、上位
ビット格納領域１３から読み出された上位ビットデータ
は、セレクタ１５に入力される。
出された下位ビットデータは演算器４に出力され、上位
ビット格納領域１３から読み出された上位ビットデータ
は、セレクタ１５に入力される。
【００６４】前記セレクタ１５は、前記制御回路１４か
ら出力される下位アドレス信号に基づいて、前記第一の
実施の形態の第二のセレクタ１０と同様な動作を行い、
下位ビット格納領域１２から読み出された下位ビットデ
ータに対応する上位ビットデータを選択して演算器４に
出力する。
ら出力される下位アドレス信号に基づいて、前記第一の
実施の形態の第二のセレクタ１０と同様な動作を行い、
下位ビット格納領域１２から読み出された下位ビットデ
ータに対応する上位ビットデータを選択して演算器４に
出力する。
【００６５】演算器４は、入力された下位ビットデータ
及び上位ビットデータに基づいて、命令コードを合成
し、その命令コードに基づいて演算動作を行う。上記の
ように構成された演算装置では、前記第一の実施の形態
で得られた（１）（３）と同様な作用効果を得ることが
できる。また、メモリ１１にデュアルポートメモリを使
用したことにより、下位ビット格納領域１２と、上位ビ
ット格納領域１３とに並列にアクセスすることができる
ので、クロック信号のすべてのサイクルで、命令コード
の読み出し動作を行うことができる。従って、メモリか
ら演算器への命令コードの転送速度を更に高速化するこ
とができる。 （第三の実施の形態）図６は、第三の実施の形態を示
す。この実施の形態は、第二の実施の形態のデュアルポ
ートメモリで構成されたメモリ１１に代えて、二つのシ
ングルポートメモリで構成される第一及び第二のメモリ
１６，１７を使用したものである。
及び上位ビットデータに基づいて、命令コードを合成
し、その命令コードに基づいて演算動作を行う。上記の
ように構成された演算装置では、前記第一の実施の形態
で得られた（１）（３）と同様な作用効果を得ることが
できる。また、メモリ１１にデュアルポートメモリを使
用したことにより、下位ビット格納領域１２と、上位ビ
ット格納領域１３とに並列にアクセスすることができる
ので、クロック信号のすべてのサイクルで、命令コード
の読み出し動作を行うことができる。従って、メモリか
ら演算器への命令コードの転送速度を更に高速化するこ
とができる。 （第三の実施の形態）図６は、第三の実施の形態を示
す。この実施の形態は、第二の実施の形態のデュアルポ
ートメモリで構成されたメモリ１１に代えて、二つのシ
ングルポートメモリで構成される第一及び第二のメモリ
１６，１７を使用したものである。
【００６６】そして、第一のメモリ１６は下位ビット格
納領域として、命令コードの下位ビットが格納され、第
二のメモリ１７は上位ビット格納領域として、命令コー
ドの上位ビットが格納される。その他の構成は前記第二
の実施の形態と同様である。
納領域として、命令コードの下位ビットが格納され、第
二のメモリ１７は上位ビット格納領域として、命令コー
ドの上位ビットが格納される。その他の構成は前記第二
の実施の形態と同様である。
【００６７】このような構成により、第二の実施の形態
と同様な作用効果を得ることができる。上記各実施の形
態は、次のように変更してもよい。・命令コードは、１
７ビット以外の任意のビット数でもよい。・上位ビット
データと、下位ビットデータは、１ビットと１６ビット
以外のビット数で分割してもよい。・メモリは、１６ビ
ット以外の８ビットあるいは２４ビット等のデータ幅と
してもよい。
と同様な作用効果を得ることができる。上記各実施の形
態は、次のように変更してもよい。・命令コードは、１
７ビット以外の任意のビット数でもよい。・上位ビット
データと、下位ビットデータは、１ビットと１６ビット
以外のビット数で分割してもよい。・メモリは、１６ビ
ット以外の８ビットあるいは２４ビット等のデータ幅と
してもよい。
【００６８】
【発明の効果】以上詳述したように、この発明は命令コ
ードをメモリ領域に効率よく格納可能とするとともに、
格納された命令コードの転送サイクルの削減を図り得る
演算装置を提供することができる。
ードをメモリ領域に効率よく格納可能とするとともに、
格納された命令コードの転送サイクルの削減を図り得る
演算装置を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示すブロック図である。
【図３】 メモリの内部を示す説明図である。
【図４】 第一の実施の形態の動作を示すタイミング波
形図である。
形図である。
【図５】 第二の実施の形態を示すブロック図である。
【図６】 第三の実施の形態を示すブロック図である。
１ メモリ ２ 下位ビット格納領域 ３ 上位ビット格納領域 ４ 演算器 ２０ 命令コード生成部 ＩＡ アドレス信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹重 昌之 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 日比野 純孝 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 磯邊 勇人 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 宮崎 順吏 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 大原 邦裕 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 谷口 和也 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 成富 裕志 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5B033 AA06 DB02 DB11 DB12 5B060 AA03 AA20 AC01 MM04
Claims (9)
- 【請求項１】 １バイトの整数倍以外の命令長を備えた
命令コードをメモリから読み出して、演算動作を行う演
算装置であって、 前記命令コードのうち１バイトの整数倍の下位ビットを
格納する下位ビット格納領域と、前記下位ビット以外の
上位ビットを空き領域を設けることなく連続して格納す
る上位ビット格納領域とを備えたメモリと、 入力されるアドレス信号に基づいて、前記メモリから前
記命令コードの下位ビットと上位ビットとを同一サイク
ルで読み出す命令コード生成部と、 前記命令コード生成部に前記アドレス信号を出力すると
ともに、前記命令コード生成部から出力される命令コー
ドに基づいて演算動作を行う演算器とを備えたことを特
徴とする演算装置。 - 【請求項２】 前記命令コード生成部は、 入力されるアドレス信号に基づいて、前記上位ビット格
納領域から前記命令コードの上位ビットを読み出すため
の上位アドレス信号と、前記下位ビット格納領域から前
記命令コードの下位ビットを読み出すための下位アドレ
ス信号とを生成して、前記メモリに出力するアドレス信
号生成部とを備えたことを特徴とする請求項１記載の演
算装置。 - 【請求項３】 前記命令コード生成部は、 前記上位アドレス信号に基づいて前記メモリから読み出
した前記命令コードの上位ビットデータ群を格納するバ
ッファレジスタと、 前記上位ビットデータ群の中から前記アドレス信号に対
応する上位ビットデータを前記下位ビット格納領域から
の下位ビットデータの読み出しサイクルと同一サイクル
で読み出すセレクタとを備えたことを特徴とする請求項
２記載の演算装置。 - 【請求項４】 前記命令コード生成部は、入力されるア
ドレス信号の上位アドレスに基づいて、前記バッファレ
ジスタに格納する上位ビットデータ群を書き換えること
を特徴とする請求項３記載の演算装置。 - 【請求項５】 前記命令コード生成部は、 前記アドレス信号の上位アドレスと、上位アドレス保持
回路に格納されている上位アドレスとを比較して一致信
号または不一致信号を出力する比較器と、 前記比較信号の不一致信号に基づいて、前記アドレス信
号の上位アドレスを保持する上位アドレス保持回路と、 前記不一致信号に基づいて、前記上位アドレス信号を前
記メモリに出力するとともに、前記一致信号に基づい
て、前記下位アドレス信号を前記メモリに出力するアド
レス信号切替え回路と、 前記不一致信号に基づいて、前記メモリから出力される
上位ビットデータ群を格納するバッファレジスタとを備
えたことを特徴とする請求項４記載の演算装置。 - 【請求項６】 前記メモリは、前記上位アドレス信号と
下位アドレス信号を並列に入力可能としたデュアルポー
トメモリで構成したことを特徴とする請求項２記載の演
算装置。 - 【請求項７】 前記メモリは、 前記下位ビット格納領域として使用する第一のシングル
ポートメモリと、 前記上位ビット格納領域として使用する第二のシングル
ポートメモリとから構成し、 前記第一のシングルポートメモリと、前記第二のシング
ルポートメモリとに、前記上位アドレス信号と下位アド
レス信号を並列に入力可能としたことを特徴とする請求
項２記載の演算装置。 - 【請求項８】 １バイトの整数倍以外の命令長を備えた
命令コードをメモリから読み出して、演算動作を行う演
算装置であって、 前記メモリは、 前記命令コードのうち１バイトの整数倍の下位ビットを
格納する下位ビット格納領域と、 前記下位ビット以外の上位ビットを空き領域を設けるこ
となく連続して格納する上位ビット格納領域とを備えた
ことを特徴とする演算装置。 - 【請求項９】 命令コードのうち１バイトの整数倍の下
位ビットをメモリの下位ビット格納領域に格納し、前記
下位ビット以外の上位ビットを、メモリの上位ビット格
納領域に空き領域を設けることなく連続して格納し、入
力されるアドレス信号に基づいて、前記メモリから前記
命令コードの下位ビットと上位ビットとを同一サイクル
で読み出して命令コードを生成し、該命令コードに基づ
いて演算動作を行うことを特徴とする演算方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000248431A JP4629198B2 (ja) | 2000-08-18 | 2000-08-18 | 演算装置及び演算方法 |
| US09/768,363 US6502179B2 (en) | 2000-08-18 | 2001-01-25 | Method and apparatus for compactly storing instruction codes |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002063070A true JP2002063070A (ja) | 2002-02-28 |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009116115A1 (ja) * | 2008-03-18 | 2009-09-24 | 富士通株式会社 | メモリコントローラ及びそれを使用したメモリシステム |
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| US6502179B2 (en) | 2002-12-31 |
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