JP3901340B2 - データ一致検出装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、情報データ同士を比較して一致検出を行うデータ一致検出装置に関する。
【0002】
【従来の技術】
かかるデータ一致検出装置として、外部供給された情報データと、メモリ内に予め格納されている複数のメモリデータ各々とのデータ比較を行って一致したものを検出するものがある。
ここで、上記メモリにおけるアクセス単位(例えば、8ビット)は決められている。よって、かかるデータ一致検出装置により、このメモリのアクセス単位よりも長いデータ長のデータ同士を比較対象とするには、複数回に分けた処理を行う必要がある。
【0003】
例えば、外部供給された1ワード:29ビットの情報データと、アクセス単位が8ビットのメモリ内に格納されている1ワード:29ビットのメモリデータとのデータ一致検出を行うには、
先ず、外部供給されてくる1ワード:29ビットの入力情報データを8ビット毎に取り込む。次に、メモリから、8、8、8、及び5ビットの如く4回に分けて1ワード分(29ビット)のメモリデータを読み出し、これを上記入力情報データと比較するのである。
【0004】
このように、上記データ一致検出装置においては、比較対象となるデータの1ワードのビット長がメモリのアクセス単位よりも長くなると、かかるメモリに対するアクセス回数が増えて、データ処理に時間が掛かるという問題があった。
【0005】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべくなされたものであり、比較対象となる情報データのビット長がメモリのアクセス単位よりも長い場合においても、高速にデータの一致検出処理を行うことが出来るデータ一致検出装置を提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明によるデータ一致検出装置は、入力された情報データと、メモリ内に予め格納されている複数のメモリデータ各々との一致検出を行うデータ一致検出装置であって、前記メモリから前記メモリデータ各々中の一部のデータビット群を順次読み出してから前記メモリデータ各々中の他のデータビット群を順次読み出すメモリ読出制御手段と、前記メモリから読み出された前記データビット群と前記メモリデータ中における前記データビット群のビット桁に対応した前記情報データ中のビット群とを比較して両者が一致しているか否かを示す比較結果を得る比較手段と、前記メモリデータ各々に対応させて前記比較結果を一致フラグ情報として順次記憶するフラグレジスタとを有し、前記メモリ読出制御手段は、前記一致フラグ情報が一致を示す場合にはこの一致フラグ情報にて示される前記他のデータビット群に対する読み出しを行う一方、前記一致フラグ情報が不一致を示す場合にはこの一致フラグ情報にて示される前記他のデータビット群に対する読み出しは行わない。
【0007】
【作用】
本発明によるデータ一致検出装置においては、入力された情報データと、メモリ内に予め格納されているメモリデータ各々との一致検出を行うにあたり、各メモリデータ中の一部のデータビット群をメモリから読み出してから各メモリデータ中の他のデータビット群を上記メモリから読み出して上記情報データとの比較を行う。ここで、メモリから読み出された上記一部のデータビット群と上記情報データとを比較した結果、両者が既に不一致であると判定された場合には、このメモリデータ中の他のデータビット群に対する読み出しを行わないようにしている。よって、メモリに対する余分な読み出し動作が省かれるので、高速なデータ一致検出処理が為されるようになるのである。
【0008】
【発明の実施の形態】
図1は、本発明によるデータ一致検出装置の構成を示す図である。
尚、図1に示されるデータ一致検出装置は、外部供給された1ワード:29ビットの入力情報データと、メモリに予め格納されている16ワード分のメモリデータ各々との比較を行い、その一致を検出するものである。
【0009】
メモリ21は、例えば8ビット単位にてデータの読み書きが可能なものである。尚、かかるメモリ21には、図2に示されるが如き形態にて1ワード:29ビットからなるメモリデータが16ワード分だけ予め格納されているものとする。例えば、第1ワードとしてのメモリデータD00-28は、8、8、8、5ビットに分割されて夫々アドレス[00h]、[01h]、[02h]、[03h]に格納されている。同様に、第2ワードとしてのメモリデータD10-28も、8、8、8、5ビットに分割されて夫々アドレス[10h]、[11h]、[12h]、[13h]に格納されている。この際、8ビットアドレスの内の上位4ビット(以下、ハイアドレスと称する)が、1ワード分(29ビット)の格納アドレスを示すものとなる。一方、8ビットアドレスの内の下位4ビット(以下、ローアドレスと称する)は、1ワード中における第0〜第7ビット、第8〜第15ビット、第16〜第23ビット、第24〜第28ビット各々の格納位置を示している。
【0010】
ハイアドレスカウンタ27は、インバータ29によってシステムクロックSCLKを反転して得られた反転システムクロックSCLK’の立ち上がりエッジに応じて"0"、"1"、"2"、・・・"13"、"14"、"15"なるカウント動作を繰り返す、いわゆる16進カウンタである。かかるハイアドレスカウンタ27のカウント値は、メモリ21における8ビットアドレスの内の上位4ビットを示すハイアドレスHA0-3としてメモリ21及びフラグレジスタ23に夫々供給される。この際、ハイアドレスカウンタ27は、そのカウント値が"15"となる度にキャリーアウト信号COを発生し、これをローアドレスカウンタ28に供給する。
【0011】
ローアドレスカウンタ28は、かかるキャリーアウト信号COが供給される度に1カウントアップして"0"、"1"、"2"、"3"なるカウント動作を繰り返す、いわゆる4進カウンタである。ローアドレスカウンタ28のカウント値は、メモリ21における8ビットアドレスの内の下位4ビットを示すローアドレスLA4-7として、かかるメモリ21に供給される。
【0012】
尚、これらハイアドレスカウンタ27及びローアドレスカウンタ28は、後述するリード信号RDの論理レベルが"1"である期間中に限り前述した如きカウント動作を実行する一方、かかるリード信号RDの論理レベルが"0"である期間中はディスエーブル状態となって上記カウント動作を停止する。すなわち、メモリ21によるデータ読出が為されている期間中は、ハイアドレスカウンタ27及びローアドレスカウンタ28のカウント動作は共に停止するのである。
【0013】
メモリ21は、論理レベル"0"のリード信号RDに応じて、上記ハイアドレスHA0-3及びローアドレスLA4-7にて示される番地に格納されているメモリデータを8ビット毎に読み出し、これを比較器22に供給する。
シリアルパラレル変換回路30は、シリアル形態にて順次外部から供給されてくる1ワード:29ビットの入力情報データDI0-28を8ビット単位にてパラレルデータに変換し、この際得られた入力情報データD0-7、D8-15、D16-23、D24-28を比較器22に順次供給する。
【0014】
比較器22は、この8ビット単位にて供給された入力情報データと、メモリ21から読み出されたメモリデータとを比較し、両者が一致していれば論理レベル"0"、不一致であれば論理レベル"1"の比較結果信号CMPを発生し、これをフラグレジスタ23に供給する。
フラグレジスタ23は、インプットセレクタISEL、RSフリップフロップR1〜R16、並びにアウトプットセレクタOSELから構成される。
【0015】
インプットセレクタISELは、RSフリップフロップR1〜R16の内から、上記ハイアドレスカウンタ27から供給されたハイアドレスHA0-3にて示されるRSフリップフロップを択一的に選択し、この選択したRSフリップフロップのリセット端子Rにのみ上記比較結果信号CMPを供給する。
RSフリップフロップR1〜R16各々は、一旦、フラグ初期セット信号に応じて全て論理レベル"1"にセットされる。その後、これらRSフリップフロップR1〜R16の内で、論理レベル"1"の比較結果信号CMPが供給されたものは、その記憶内容が論理レベル"0"にリセットされる。
【0016】
かかる動作により、フラグレジスタ23におけるRSフリップフロップR1〜R16各々には、外部供給された入力情報データと、メモリ21に格納されている16ワード分のメモリデータ各々との一致結果を示す一致フラグf1〜f16が、図2に示されるが如く格納される。
アウトプットセレクタOSELは、これら一致フラグf1〜f16の内から、上記ハイアドレスHA0-3にて示される一致フラグのみを択一的に選択し、この選択した一致フラグを一致信号EQとしてアンドゲート25に供給する。
【0017】
JKフリップフロップ26のJ端子には論理レベル"1"に対応した電圧が固定供給され、そのクロック入力端にはシステムクロックSCLKが供給される。かかる構成により、JKフリップフロップ26は、システムクロックSCLKの立ち上がりエッジに応じて論理レベル"1"及び"0"の状態が交互に反転するリード信号RDを発生し、これを上記メモリ21、ハイアドレスカウンタ27、及びローアドレスカウンタ28の各々に供給する。尚、かかるJKフリップフロップ26のK端子には、上記一致信号EQ及びリード信号RDの論理積をとるアンドゲート25の出力信号が供給されている。よって、一致信号EQの論理レベルが"0"、すなわち、アウトプットセレクタOSELにて選択された一致フラグfが不一致を示す場合には、JKフリップフロップ26での上記反転動作は実施されず、論理レベル"1"のリード信号RDが出力されつづける。
【0018】
次に、図1に示されるデータ一致検出装置によるデータ比較動作について、図3に示される概略動作タイムチャートを参照しつつ説明する。
図3に示されるように、比較器22は、外部から供給された1ワード:29ビットの入力情報データD0-28と、メモリ21に格納されている16ワードのメモリデータ各々との比較を、第1〜第4比較サイクルの如き4段階に分けて実施する。
【0019】
かかる比較サイクルの開始にあたり、先ず、フラグレジスタ23内のRSフリップフロップR1〜R16の全てはフラグ初期セットされ、夫々一致状態を示す論理レベル"1"の記憶状態となる。
ハイアドレスカウンタ27は、第1〜第4比較サイクルの各サイクル内において"0"〜"15"までのカウント動作を実施し、そのカウント値に基づくハイアドレスHA0-3を発生する。一方、ローアドレスカウンタ28は、第1〜第4比較サイクルが切り替わる度にそのカウント値を1つだけカウントアップする。すなわち、ローアドレスカウンタ28は、上記第1〜第4比較サイクル期間に亘って"0"〜"3"までのカウント動作を実施し、そのカウント値に基づくローアドレスLA4-7を発生する。
【0020】
従って、第1比較サイクルでは、図2に示されるが如くメモリ21に格納されている第1ワード〜第16ワード各々の第0〜第7ビットのメモリデータD00-7、D10-7、D20-7、・・・、DF0-7が順次読み出される。よって、かかる第1比較サイクルにおいて比較器22は、外部供給されてくる1ワード分の入力情報データD0-28の内のD0-7と、これらメモリデータD00-7、D10-7、D20-7、・・・、DF0-7各々との比較を順次行う。この際、各ワード毎の比較結果は、フラグレジスタ23内のRSフリップフロップR1〜R16各々の記憶内容に反映される。すなわち、かかる比較結果が不一致を示す場合には、RSフリップフロップの記憶内容が論理レベル"1"から"0"にリセットされるのである。例えば、上記入力情報データD0-7と、メモリ21に格納されている第1ワードのメモリデータD00-7との比較結果が不一致である場合には、RSフリップフロップR1〜R16の内のR1がリセットされ、その記憶内容は論理レベル"1"から"0"に更新される。尚、比較結果が一致を示す場合には、その記憶内容は更新されない。
【0021】
次に、第2比較サイクルでは、図2に示されるが如くメモリ21に格納されている第1ワード〜第16ワード各々の第8〜第15ビットのメモリデータD08- 15、D18-15、D28-15、・・・、DF8-15が順次読み出される。よって、かかる第2比較サイクルにおいて比較器22は、外部供給されてくる入力情報データD0-28の内のD8-15と、これらメモリデータD08-15、D18-15、D28-15、・・・、DF8-15各々との比較を順次行う。この際、各ワード毎の比較結果は、フラグレジスタ23内のRSフリップフロップR1〜R16に反映される。すなわち、かかる比較結果が不一致を示す場合には、RSフリップフロップの記憶内容が論理レベル"0"にリセットされるのである。尚、RSフリップフロップR1〜R16の内、既にその記憶内容が不一致を示す論理レベル"0"となっているものに対しては、その記憶内容の更新は生じない。
【0022】
次に、第3比較サイクルでは、図2に示されるが如くメモリ21に格納されている第1ワード〜第16ワード各々の第16〜第23ビットのメモリデータD016-23、D116-23、D216-23、・・・、DF16-23が順次読み出される。よって、かかる第3比較サイクルにおいて比較器22は、外部供給されてくる入力情報データD0-28の内のD16-23と、これらメモリデータD016-23、D116-23、D216-23、・・・、DF16-23各々との比較を順次行う。この際、各ワード毎の比較結果は、フラグレジスタ23内のRSフリップフロップR1〜R16に反映される。すなわち、かかる比較結果が不一致を示す場合には、RSフリップフロップの記憶内容が論理レベル"0"にリセットされるのである。尚、RSフリップフロップR1〜R16の内、既にその一致フラグの内容が不一致を示す論理レベル"0"となっているものは、その記憶内容は更新されない。
【0023】
最後に、第4比較サイクルでは、図2に示されるが如くメモリ21に格納されている第1ワード〜第16ワード各々の第24〜第28ビットのメモリデータD024-28、D124-28、D224-28、・・・、DF24-28が順次読み出される。よって、かかる第4比較サイクルにおいて比較器22は、外部供給されてくる入力情報データD0-28の内のD24-28と、これらメモリデータD024-28、D124-28、D224-28、・・・、DF24-28各々との比較を順次行う。この際、各ワード毎の比較結果は、フラグレジスタ23内のRSフリップフロップR1〜R16に反映される。すなわち、かかる比較結果が不一致を示す場合には、RSフリップフロップの記憶内容が論理レベル"0"にリセットされるのである。尚、RSフリップフロップR1〜R16の内、既にその一致フラグの内容が不一致を示す論理レベル"0"となっているものは、その記憶内容は更新されない。
【0024】
これら第1〜第4比較サイクルの実行が終了した後、RSフリップフロップR1〜R16各々の記憶内容を一致フラグf1〜f16として読み出す。かかる一致フラグf1〜f16の内容を確認することにより、外部供給された入力情報データD0-28が、図2に示されるようにメモリ21内に格納されている第1ワード〜第16ワードのいずれと等しいのかが判断出来るのである。
【0025】
以上の如く、かかるデータ一致検出装置においては、先ず、外部供給された入力情報データをメモリ21のアクセス単位(8ビット)毎に複数に分割して、分割入力情報データ(D0-7、D8-15、D16-23、D24-28)を得る。ここで、かかる分割入力情報データの1つと、メモリに格納されている全てのワード中における上記分割入力情報データのビット桁に対応したデータビット群各々との比較を行い、その比較結果をフラグレジスタの記憶内容(一致フラグ)に反映させる。かかる比較動作を、各分割入力情報データ毎に順次実行して(第1〜第4比較サイクル)、上記フラグレジスタの内容を更新して行く。全ての分割入力情報データに対して上記比較動作が終了すると、そのフラグレジスタの内容が最終的な比較結果を示すものとなるのである。
【0026】
よって、図1に示されるデータ一致検出装置によれば、シリアル形態にて外部から供給されてくる入力情報データを取得しつつ比較動作を行えるので、入力情報データの全ビットを取得した後に比較動作を行うものに比して、高速にデータ一致検出処理が為されるのである。
更に、かかるデータ一致検出装置においては、一旦、上記フラグレジスタの内容が不一致を示すものとなった場合には、この不一致と判断されたワードに対するメモリ読出を停止して、処理時間の短縮を計るようにしている。
【0027】
以下に、かかる動作について一例をもって説明する。
図4は、図3に示される第1比較サイクルが終了した際に、フラグレジスタ23のRSフリップフロップR1〜R16に記憶された内容の一例を示す図である。
図4に示されるように、かかる第1比較サイクルでは、入力情報データD0-28の内のD0-7と、メモリ21に格納されているメモリデータD00-7、D10-7、D20-7、・・・、DF0-7各々とを比較した結果、第2ワードのみが不一致であると判断されている。この第1比較サイクルが終了すると、次の第2比較サイクルが実行される。
【0028】
図5は、かかる第2比較サイクル中における第1ワードから第3ワード、すなわち、図3に示される区間Te内で上記データ一致検出装置にて実施される詳細動作タイムチャートを示す図である。
先ず、入力情報データD8-15と、メモリ21に格納されている第1ワードのメモリデータD08-15との比較動作を行うにあたり、この第1ワードに対応したフラグレジスタの内容、すなわちRSフリップフロップR1の記憶内容を確認する。この際、かかるRSフリップフロップR1の記憶内容は、図4に示されるように論理レベル"1"であるので、アウトプットセレクタOSELは、論理レベル"1"の一致信号EQをアンドゲート25に供給する。これにより、JKフリップフロップ26のJ端子及びK端子には共に論理レベル"1"が供給されることになるので、リード信号RDの論理レベルは反転する。すなわち、図5に示されるように、システムクロックSCLKの立ち上がりエッジ毎に、論理レベル"1"〜"0"〜"1"へと推移するリード信号RDが生成されるのである。この際、リード信号RDが論理レベル"0"となっている期間中に、メモリ21からは第1ワードのメモリデータD08-15が読み出されて入力情報データD8-15との比較動作が実施される。かかるメモリ読み出し後、リード信号RDが論理レベル"1"へと推移すると、ハイアドレスカウンタ27は、反転システムクロックSCLK’の立ち上がりエッジタイミングに応じて1カウントアップを行い、次の第2ワードに対応したハイアドレスHA0-3として、"1"をメモリ21に供給する。この間、システムクロックSCLKの2周期分(2T)を要する。
【0029】
次に、かかる第2ワードにおけるメモリデータD18-15と、入力情報データD8-15との比較動作を行うにあたり、この第2ワードに対応したフラグレジスタの内容、すなわちRSフリップフロップR2の記憶内容を確認する。この際、かかるRSフリップフロップR2の記憶内容は、図4に示されるように論理レベル"0"であるので、アウトプットセレクタOSELは、論理レベル"0"の一致信号EQをアンドゲート25に供給する。これにより、JKフリップフロップ26のK端子には論理レベル"0"が供給されることになるので、この間、論理レベル"1"のリード信号RDが生成される。つまり、メモリ21に対する読み出し動作は実施されないのである。更に、リード信号RDの論理レベルが"1"であるので、ハイアドレスカウンタ27は、反転システムクロックSCLK’の立ち上がりエッジに応じて1カウントアップを行い、次の第3ワードに対応したハイアドレスHA0-3として"2"をメモリ21に供給する。この間、システムクロックSCLKの1周期分(1T)を要する。
【0030】
次に、かかる第3ワードにおけるメモリデータD28-15と、入力情報データD8-15との比較動作を行うにあたり、この第3ワードに対応したフラグレジスタの内容、すなわちRSフリップフロップR3の記憶内容を確認する。この際、かかるRSフリップフロップR3の記憶内容は、図4に示されるように論理レベル"1"であるので、アウトプットセレクタOSELは、論理レベル"1"の一致信号EQをアンドゲート25に供給する。これにより、JKフリップフロップ26のJ端子及びK端子には共に論理レベル"1"が供給されることになるので、リード信号RDの論理レベルは反転する。すなわち、図5に示されるように、システムクロックSCLKの立ち上がりエッジ毎に、論理レベル"1"〜"0"〜"1"へと推移するリード信号RDが生成されるのである。この際、リード信号RDが論理レベル"0"となっている期間中に、メモリ21からは第3ワードのメモリデータD28-15が読み出されて入力情報データD8-15との比較動作が実施される。
【0031】
以上の如く、図1に示されるデータ一致検出装置においては、フラグレジスタ23の内容を参照した結果、1ワード中における一部のデータビット群が不一致であると判定されたら、次回からはこのワードの他のデータビット群に対する読出及び比較動作を省略して、その処理時間を図5に示されるように2Tから1Tへと短縮するのである。すなわち、1ワード中の一部が既に不一致であると判定されているのならば、他の部分に対する比較を行う必要がないという点に鑑みて、このワードに対する読出を実施しないようにしたのである。
【0032】
図6は、本発明の他の実施例によるデータ一致検出装置の構成を示す図である。
尚、図6において、ハイアドレスカウンタ27’、開始値エンコーダ31、終了値エンコーダ32、及び比較器33を除く他の構成は、図1に示されるものと同一であるので、この部分に関する説明は省略する。
【0033】
開始値エンコーダ31は、フラグレジスタ23の記憶内容である一致フラグf1〜f16の内で、最も先頭に存在する論理レベル"1"の一致フラグfを示す4ビット情報を、カウント開始値CS0-3としてハイアドレスカウンタ27’に供給する。尚、図7は、かかる動作を実現する為の開始値エンコーダ31の真理値表の一例を示す図である。
【0034】
終了値エンコーダ32は、フラグレジスタ23の記憶内容である一致フラグf1〜f16の内で、最も後尾に存在する論理レベル"1"の一致フラグfを示す4ビット情報を、カウント終了値CE0-3として比較器33に供給する。尚、図8は、かかる動作を実現する為の終了値エンコーダ32の真理値表の一例を示す図である。
【0035】
比較器33は、かかるカウント終了値CE0-3と、ハイアドレスカウンタ27’から出力されたハイアドレスHA0-3とを比較し、両者が一致していれば論理レベル"1"、不一致であるならば論理レベル"0"のキャリアウト信号COを、ローアドレスカウンタ28及びハイアドレスカウンタ27’に夫々供給する。
ハイアドレスカウンタ27’は、インバータ29によってシステムクロックSCLKを反転して得られた反転システムクロックSCLK’の立ち上がりエッジに応じて"0"、"1"、"2"、・・・"13"、"14"、"15"なるカウント動作を繰り返す、いわゆる16進カウンタである。かかるハイアドレスカウンタ27’のカウント値は、メモリ21における8ビットアドレスの内の上位4ビットを示すハイアドレスHA0-3としてメモリ21及びフラグレジスタ23に夫々供給される。ハイアドレスカウンタ27’は、比較器33から論理レベル"1"のキャリアウト信号COが供給されると、上記開始値エンコーダ31からのカウント開始値CS0-3を取り込んで現カウント値の更新を行う。尚、ハイアドレスカウンタ27’のカウント動作は、JKフリップフロップ26から論理レベル"1"のリード信号RDが供給されている間に限られる。
【0036】
次に、かかる図6に示されるデータ一致検出装置において特徴となる動作について説明する。
尚、図3に示されるが如き第1比較サイクルでの動作は、図1に示される構成でのそれと同様であるので、その説明は省略する。
ここで、かかる第1比較サイクルを実行した結果、フラグレジスタ23の内容が例えば図9に示されるが如き形態となった場合、開始値エンコーダ31は、図7の真理値表に示されるように"0、0、1、0"なるカウント開始値CS0-3をハイアドレスカウンタ27’に供給する。又、終了値エンコーダ32は、図8の真理値表に示されるように"1、1、0、1"なるカウント終了値CE0-3を比較器33に供給する。
【0037】
従って、次の第2比較サイクルにおいて、ハイアドレスカウンタ27’は、そのカウント動作を"2"から開始する。この際、比較器33には、上述した如く、"1、1、0、1"、なるカウント終了値CE0-3が供給されている。よって、ハイアドレスカウンタ27’のカウント値が"13"となり"1、1、0、1"なるハイアドレスHA0-3が比較器33に供給されると、比較器33は、論理レベル"1"のキャリアウト信号COを発生する。ハイアドレスカウンタ27’は、かかるキャリアウト信号COに応じて、開始値エンコーダ31からのカウント開始値CS0-3を取り込み、現カウント値の更新を行う。この新たなカウント値から第3比較サイクルが開始される。すなわち、ハイアドレスカウンタ27’は、第2比較サイクル内おいて、"2"から"13"までのカウント動作を行うことになる。よって、かかる第2比較サイクルでは、メモリ21からは第3ワード〜第14ワード各々に対応したメモリデータD28-15〜DD8-15が順次読み出され、入力情報データD8-15との比較が為されるのである。つまり、第1比較サイクルを実行した直後のフラグレジスタ23の内容を参照することにより、第1、第2、第15及び第16ワードでの比較結果が不一致であるとわかっているので、次の第2比較サイクルでは、これら第1、第2、第15及び第16ワードに対する読出・比較動作を行わないようにしたのである。
【0038】
以上の如く、図6に示されるデータ一致検出装置においては、フラグレジスタ23の内容を参照することにより、前回の比較サイクルで最初に一致のとれたワード、及び最後に一致の取れたワードを夫々検索し、両者の間にあるワード群のみをデータ比較の対象とするのである。
よって、かかる構成によれば、既に不一致であることが確認されているワードに対する不要なアクセスが無くなるので、図1に示されるデータ一致検出装置の如き、各比較サイクル毎に全ワードに対する比較動作を実施するようにしたものに比して、処理時間を短縮することが出来るのである。
【0039】
尚、上記実施例においては、1ワード:29ビットの情報データを扱う場合を例にとって説明したが、1ワードのビット長はかかる29ビットに限定されるものではない。
又、上記実施例においては、1ワード:29ビットのデータを、8、8、8、5ビットの如く4分割しているが、この分割形態に限定されるものではない。例えば、5、8、8、8ビットの如き4分割や、あるいは、3、8、8、8、2ビットの如き5分割で実現しても同様に処理時間の短縮を計ることが出来るのである。
【0040】
更に、メモリ21における各ワードの格納形態を図2に示したが、これに限定されるものではない。例えば、第1ワードに対応したメモリデータを夫々アドレス[00h]、[10h]、[20h]、[30h]に分割して格納し、第2ワードに対応したメモリデータD10-28を、アドレス[40h]、[50h]、[60h]、[70h]に夫々分割して格納するようにしても良いのである。
【0041】
【発明の効果】
以上、詳述したように本発明によるデータ一致検出装置は、メモリに格納されているメモリデータ各々中の一部のデータビット群を順次読み出してから他のデータビット群を順次読み出すメモリ読出制御手段と、このメモリから読み出されたデータビット群とこのデータビット群のメモリデータ中におけるビット桁に対応した情報データ中のビット群とを比較して両者が一致しているか否かを示す比較結果を得る比較手段と、上記メモリデータ各々に対応させてこの比較結果を一致フラグ情報として順次記憶するフラグレジスタとを有し、上記メモリ読出制御手段は、かかる一致フラグ情報が不一致を示す場合にはこの一致フラグ情報に対応したメモリデータ中の他のデータビット群に対する読み出しを行わないようにしている。
【0042】
よって、例え、比較対象となる情報データのビット長がメモリのアクセス単位よりも長い場合においても、高速にデータの一致検出処理を行うことが可能となるのである。
【図面の簡単な説明】
【図1】本発明によるデータ一致検出装置の構成を示す回路図である。
【図2】メモリ21におけるメモリデータ格納状態の一例を示す図である。
【図3】本発明のデータ一致検出装置による概略動作タイムチャートを示す図である。
【図4】フラグレジスタ23の記憶内容の一例を示す図である。
【図5】本発明のデータ一致検出装置による詳細動作タイムチャートを示す図である。
【図6】本発明の他の実施例によるデータ一致検出装置の構成を示す回路図である。
【図7】開始値エンコーダ31の動作を示す真理値表の一例を示す図である。
【図8】終了値エンコーダ32の動作を示す真理値表の一例を示す図である。
【図9】フラグレジスタ23の記憶内容の一例を示す図である。
【主要部分の符号の説明】
21 メモリ
22 比較器
23 フラグレジスタ
27 ハイアドレスカウンタ
28 ローアドレスカウンタ
Claims (2)
- 入力された情報データと、メモリ内に予め格納されている複数のメモリデータ各々との一致検出を行うデータ一致検出装置であって、
前記メモリから前記メモリデータ各々中の一部のデータビット群を順次読み出してから前記メモリデータ各々中の他のデータビット群を順次読み出すメモリ読出制御手段と、
前記メモリから読み出された前記データビット群と前記メモリデータ中における前記データビット群のビット桁に対応した前記情報データ中のビット群とを比較して両者が一致しているか否かを示す比較結果を得る比較手段と、
前記メモリデータ各々に対応させて前記比較結果を一致フラグ情報として順次記憶するフラグレジスタとを有し、
前記メモリ読出制御手段は、前記一致フラグ情報が一致を示す場合にはこの一致フラグ情報にて示される前記他のデータビット群に対する読み出しを行う一方、前記一致フラグ情報が不一致を示す場合にはこの一致フラグ情報にて示される前記他のデータビット群に対する読み出しは行わないことを特徴とするデータ一致検出装置。 - 前記メモリ読出制御手段は、前記メモリデータ各々が格納されているアドレスを所定のカウント周期毎に順次カウントアップして生成するアドレスカウンタを備え、
前記アドレスカウンタは、前記一致フラグ情報が不一致を示す場合にはこの一致フラグ情報に対応したメモリデータの前記アドレスに対するカウント周期を短くすることを特徴とする請求項1記載のデータ一致検出装置。
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