JPS61151690A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像を表示する表示装置に係り、特に画像の一
部番同一画像内の他の部分へ移動する表示制御装置に関
する。

〔従来の技術〕

マイクロプロセフすの発展により１例えばパーソナルコ
ンピュータやオフィスコンピュータは表示部における画
面編集が可能となった。これらの画面編集の一つの機能
として表示画面の一部を同じ表示画面の他の部分へ移動
する画像移動処理がある。

従来、前述した画像移動処理はフレームメモリ（表示画
像を記憶するメモリ）の一部を読み出し他の位置（目的
の位置）へ書き込んでいた。すなわち、プログラムによ
って９画像移動処理を行っていた。

一般的に、マイクロプロセッサはバイトやワード単位で
処理を同時に行うので、その単位での処理は速いが、ビ
ット単位での処理は非常に遅くなる。前述した画像移動
処理はそのほとんどがビットイメージでの移動である。

例えば表示部における３バイト目の３ビツトから５バイ
ト目の４ビツトまでを、１０バイト目の４ビツトから１
２バイト目の５ビツトまでに移動させる時には、読み出
しもビット単位、さらには書き込みもビット単位で行わ
なくてはならない。前述の場合には先ず３バイト目の３
ビツトから８ビツトまでの合計６ビツトを読み出し、そ
の内の３ビツトから７ビツトまでを１０バイト目の４ビ
ツトから８ビツトに書き込み、さらに残った１ビツトを
１１バイト目の１ビツト目に書き込み、更に４バイト目
の１ビツトから７ビツト目までを１１バイト目の残りの
ビットに書き込む等ビットスライスでそれらを順次処理
しなくてはならない。又、１ラインとは限らず、特定の
エリアを移動させる時にはさらにその処理は多くなり、
その合計の処理時間が多（なる。

、このように、従来マイクロプロセッサで行う画像移動
処理は多くの時間を有するという問題があった。

〔発明の目的〕

本発明は前記問題点を解決するものであり、その目的は
画像移動処理における処理間を短くした表示制御装置を
提供することにある。

〔発明の構成〕

本発明の特徴としたところは　画像データの移動処理装
置において、制御回路とフレームメモリのソースアドレ
スを発生する第１のアドレスジェネレータと、フレーム
メモリのディストネーションアドレスを発生する第２の
アドレスジェネレータと、前記第１のアドレスジェネレ
ータで指定されたフレームメモリの内容を格納する第１
のラッチ回路と、該ラッチ回路の出力を制御回路より加
わるシフト量データによってシフトするビットシフタと
、該ビ・ノドシフタの出力をシフト量データに対応して
出力される前記制御回路のクロックによって格納しフレ
ームメモリの第１のアドレスジェネレータ内で指定され
た位置に出力する第２ランチ回路とを有することを特徴
とした表示制御装置にある。

〔作　　用〕

第１のアドレスジェネレータでフレームメモリを読み出
して第１のラッチ回路に格納し、その格納したデータを
ビットシフタでシフトして第２のラッチ回路に加える。

制御回路は前記第２のランチ回路にビットシフタの出力
を格納する時にシフト量に対応して、上位側あるいは下
位側のデータを第２のラッチ回路に取込ませるクロック
を第２のラッチ回路に加える。続いて、第１のアドレス
ジェネレータによって次のフレームメモリの内容を読み
出して、第１のランチ回路に格納し、その格納したデー
タをビットシフタでシフトして第２のランチ回路に加え
る。制御回路は前記第２のラッチ回路にビットシフタの
出力を格納する時にシフト量に対応して下位側あるいは
上位側のデータを第２のラッチ回路に取込ませる。クロ
ックを第２のランチ回路に加える。そして第２のラッチ
回路が格納している内容を第２のアドレスジェネレータ
で指定するフレームメモリに格納する。その後順次前述
動作を繰り返し、フレームメモリ内のデータを移動する
。

〔発明の実施例〕

以下１図面を用いて本発明の詳細な説明する。

第１図は本発明の実施例の回路構成図である。

ソースアドレスジェネレータ１．ディストネーションア
ドレスジェネレータ２．マルチプレクサ３、ピントムー
ブコントローラ４は９図示しないプロセッサ（ＣＰ　Ｕ
）の第１のパスラインＢＵＳ１に′接続され、プロセッ
サより加わる制御信号によって動作する。ソースアドレ
スジェネレータ１はフレームメモリ５内に格納されてい
る移動すべき画面データのアドレスを発生する回路であ
る。

ジェネレータ２は、移動するためにソースアドレスジェ
ネレータ１によって指定され、読み出されたデータを格
納するフレームメモリ５のアドレスを発生する回路であ
る。本発明の実施例においては移動すべきデータは画面
上の指定範囲（面）であるので、ソースアドレスジェネ
レータ１はそれらの全てのアドレスを順次演算して発生
し、ディストネーションアドレスジェネレータ２は格納
する全てのアドレスを順次演算して発生する回路である
。

ソースアドレスジェネレータ１．ディストネーションア
ドレスジェネレータ２のそれぞれの出力はマルチプレク
サ３に加わり１選択されてフレームメモリ５のアドレス
ＡＤに入力する。後述するが、このマルチプレクサ３に
よるそれぞれの出力の選択はソースアドレスジェネレー
タ１を先ず選択して出力をフレームメモリ５のアドレス
に加えフレームメモリのソース側をアクセスする。アク
セスされた読み出されたデータはビット処理された後、
ディストネーションアドレスジェネレータ２の出力をマ
ルチプレクサ３によって選択してフレームメモリ５のア
ドレスに加え、ディストネーション側をアクセスしてビ
ット処理されたデータを格納する。

インランチ回路６．ビットシフタ７、アウトランチ回路
８．デコーダ１１．アウトラフチクロックコントローラ
１０は前述したビット処理を行う回路であり、ピントム
ーブコントローラ４はクロックシフト量等を出力してそ
れらの回路を制御する。

マルチプレクサ３を介してソースアドレスジェネレータ
１のアドレス値がフレームメモリ５に加わると、フレー
ムメモリ５はデータ出力端子り。ＬＩＴより対応するア
ドレスのデータをインラッチ回路６に出力する。インラ
ンチ回路６はビットムーブコントローラより加わるクロ
ックのＣＬＫによってそのデータを格納する。本発明の
実施例においてはフレームメモリ５は、アドレスを３２
ビツト（ｌワード）としたメモリであり、１回のアクセ
スに対して３２ビツトを出力するので当然ながら以下に
接続されている回路も全て、３２ビツトで処理される。

ピントムーブコントローラ４はデコーダ１１゜アウトラ
ッチクロックコントローラ１０にシフト量を表すデータ
を出力する。シフト量とは１ワード内におけるシフト量
を表している（ドツトすなわちビットイメージでの移動
を可能としたために必要である）ａデコーダ１１はこの
データをデコードして３２ビ・ノド・のデコードされた
シフト量としてビットシフタのシフト入力５ＨＩＥＴに
加える。

ビ・７トシフタ７は入力したシフト量に対応してインラ
ンチ回路６より入力ＤＴに加わる３２ビ・７トのデータ
をシフトしてアウトラッチ回路８に出力する。ビットシ
フタ７におけるシフトは例えば右シフトであり、シフト
した事によって３２ビツト内からシフト側にはみ出した
ビットは反対側より入力するようになされている。例え
ばＤｏ、ＤＩ。

Ｄ２．ＤＩ・・・・・Ｄ２７．Ｄ２［１，Ｄ２９゜Ｄ３
０．Ｄ３１がビットシフタフに加わり、シフト量が３ビ
ツトであった時には、０２９．Ｄ３ｏ。

Ｄ３ＩＩ　Ｄｏ、ＤＩ、Ｄ２．ＤＩ・・・・Ｄ２８のよ
うになる０本発明の実施例においてはビットシフタは入
力したデータをシフト量に対応してシフトするように構
成されたゲート回路である。この回路はデコーダ９をシ
フト量に対応したクロノりを発生する回路であるならば
プリセッタプルシフトレジスタとしたこともできる。

アウトラッチ回路８はビットシフタフによってシフトし
たデータを取り込み格納する回路である。

ビットシフタフにおいてシフトしたデータを必要なデー
タとしたように格納しなくてはならない。

この格納の制御を行うのがアウトラッチクロツタコント
ローラ１０である。アウトラッチクロツタコントローラ
１０にはシフト量を指定するデータと取り込みを指示す
るクロックのφ１．φ２がビットムーブコントローラ４
より加わり、これらの信号によってアウトランチ回路８
に加わる３２ビツトデータのどのビットをアウトランチ
回路８に格納する力を指示するクロック信号がデータビ
ットに対応して加わる。

第２図はアウトラ°ツチクロックコントローラ１０とア
ウトランチ回路８をさらに詳細に表した回路図である。

ピントムーブコントローラ４よりデコーダ１０−１にシ
フト量を指示するデータ（５ビツト）が加わり、デコー
ダ１０−１はそれをデコードしてインバータＩｎとナン
トゲートＮ１〜Ｎ３１に加える。入力したデータが０の
時にはデコーダの出力Ｘｏはローレベル（以下りと呼ぶ
）となり、他はハイレベル（以下Ｈと呼ぶ）となる。１
の時には出力Ｘ１がＬとなり他はＨとなる。すなわち入
力したデータ値に対応した出力ビットがＬとなり他のピ
ントはＨとなるようにデコーダ１０−１は動作する。イ
ンバータＩｏにはデータＸａが加わる。ナントゲートＮ
ＩにはデータＸｎ、Ｘ＋がナントゲートＮ２にはデータ
Ｘｏ。

Ｘｌ、Ｘ２が加わるように、順次ナントゲートにはデコ
ーダの数に比例してゲートに加わる。当然ながらナント
ゲートＮ＋〜Ｎ３１はその数に対応したゲートを有して
いる。出力ＸｏがＬ他がＨすなわちシフト量が０の時に
は、インバータＩｏにはＬが加わるのでその出力はＨと
なる。またナントゲートＮ　Ｉ−Ｎ　３　＋には出力Ｘ
ｏのＬが加わっているのでナンドゲー）Ｎ＋〜Ｎ３１の
出力はＨとなる。すなわちシフト量が０の時にはインバ
ータ１１とナントゲートＮ１〜Ｎ３１の出力は全てＨと
なる。他の場合９例えば出力Ｘ２がＬの時（シフト量が
２）にはインバータＩｎにはＨ，ナントゲートＮ＋の２
個の入力にもＨが加わるので。

インバータＩｏの出力とナンドゲー）Ｎ＋の出力はＬと
なる。他のナントゲートＮ２〜Ｎ３２の１個の入力にＬ
が加わるので、その出力はＨとなる。

このような動作によってインバータＩｏとナンドゲー）
Ｎ２〜Ｎ　３２の出力はシフト量に比例した数のビット
がＬとなり、他はＨとなる。インバータＩｏとナントゲ
ートＮ１〜Ｎ３＋の出力はアンドゲートＡ　ｏ　ｏ　”
Ａｓ／とインバータＩ　＋　〜Ｅ　３２を介してアンド
ゲートＡ　Ｉｏ　−Ａｌ）１にそれぞれ加わる。アンド
ゲートＡ　ｏ　ｏ　＝Ａ６Ｈの他方の入力にはクロ・ツ
クφ１が加わっており、アンドゲートＡ　Ｉａ　”　Ｉ
’ｖｅ／の他方の入力にはクロックφ２が加わっている
。例えばシフト量が２の時には、アントゲ−）Ａｏａと
Ａｏ＋にＬが加わるので、アンドゲートＡｏｏ、Ａｏ＋
がオフとなってクロックφ１は出力されない。尚、アン
ドゲートＡ　＋　ｏ　。

Ａ＋＋はオンであるので、φ２はアンドゲートＡ＋ｏ、
Ａ＋＋より出力される。一方、この時。

アントゲ−）ＡＯ２〜ＡａａｔにはＨが加わるので。

このゲートがオンとなり、クロックφＩが出力される。

また、アンドゲートＡ１２〜Ａｔ５ｌはインバータ１３
〜１３２によりＬが加わるのでオフであるので、φ２は
アンドゲートＡ＋２〜Ａ、３１より出力されない。アン
ドゲートＡ　Ｉｏ　−ＡＩＪＢ　Ａ　ｏ　。

〜Ａａｓ（の出力はオアゲートＯＲａ〜０Ｒ３１にそれ
ぞれ加わっているので、その結果としてクロックφ２は
オアゲー）ＯＲｏ、ＯＲ＋より、クロックφ１はオアゲ
ートＯＲ２〜０Ｒ３１よりそれぞれ出力される。シフト
量が２の時について述べたが、これは他シフトの場合に
も同様であり、シフト量に対応した数だけクロックφ１
がオアゲート０Ｒｏ＝ＯＲ３＋より出力され残りはクロ
ックφ２が出力される。オアゲート０Ｒｏ＝ＯＲ３＋の
出力はフリップフロップＦｏ〜Ｆ３１のクロック入力端
子に加わっており、データ人力りには、ビットシフタフ
の出力が入力している。そして出力はフレームメモリ５
に加わる。シフト量に対応してクロックφ１．φ２が出
力されるので、ビットシフタ７より加わるデータの必要
なビットのみを格納することがこの回路によって可能と
なる。第３゜４図はその動作を説明する画面の移動と、
タイミングチャート図である。第３図におけるソース画
面ＳをディストネーションエリアＤに移動する場合を第
４図のタイミングチャート図を用いて説明する。

先ず、ソース側の１ワードデータをフレームメモリより
読み出す。この読み出しには前述したソースアドレスジ
ェネレータによって指定される。

読み出されたデータ■はインラフチクロックＣＬＫによ
ってインランチ回路６に格納され、ビットシフタフによ
ってシフトされて、アウトラッチ回路８に加わる。アウ
トラッチ回路８には前述したようにシフト量に比例して
フリップフロップＦ。

〜ＦＢ＋にクロックφ１．φ２が加わるが、まずはクロ
ックφ１が加わる。第４図に示したシフト量は３０であ
り、上位２ビツトすなわち、インラッチ回路６に格納さ
れたピントＤｏ、Ｄ＋がクロックφＸによってフリップ
フロップＦ３０．Ｆ：１１に格納される。そして、アウ
トランチ回路８より前述の２ビツトのデータ■はフレー
ムメモリ５のデータ入力ＤＩＮに加わり、マルチプレク
サ９より加わるライトタイミングＷＴでディストネーシ
ョンジェネレータより指定された位置にそれらの２ビツ
トが書き込まれる。前述したソースアドレスジェネレー
タ１とディストネーションジェネレータ２とをマルチプ
レクサ３によって切り換える制御信号、並びにプロセッ
サＣＰＵのライトタイミングとビットムーブコントロー
ラより出力されるライトタイミングとをマルチプレクサ
９により切り換える制御信号は全てピントムーブコント
ローラより出力される。尚、マルチプレクサ３にはプロ
セッサＣＰＵのパスラインＢＵＳ　１が加わっているが
１画面の移動処理を行っていない時にはプロセッサより
加わるアドレス信号がフレームメモリ５に入力し、アド
レス指定が行えるようになっている。尚フレームメモリ
５はデータ入力ＤＩＮ、データ出力ＤＯＵＴにそれぞれ
プロセッサＣＰＵのデータ用のパスラインＢＵＳ３．Ｂ
ＵＳ２が接続され、このパスラインによって画面への書
き込みが可能となっている。さらにフレームメモリの出
力はディスプレーＣＲＴに加わるようになっており、パ
スラインＢＵＳ　１によって順次走査されて表示される
。

さらに第４図に戻って説明する。２ビツトのデータ■を
フレームメモリに書き込んだ時には、インラッチ回路に
は■のデータが格納され、ビットシフタに加わっている
ので、クロックφ２が加わることによってビットＤ２〜
Ｄ３１■がフリップフロップＦｏ＝Ｆ２９に格納される
。次にビットムーブコントローラ４の制御によってソー
スアドレスジェネレータの出力が選択され、フレームメ
モリ５のアドレス入力ＡＤに加わり、第２番目のデータ
（ワード■）がデータ出力ＤｏｕＬに出力される。この
データが出力された後インラフチクロックＣＬＫがビッ
トムーブコントローラ４よりインラッチ回路６に加わり
、インラッチ回路は第２番目のデータ■を格納する。そ
して必要なビット分ビフトシフタフによって３０ビツト
　シフトされてクロックφ１でアウトラッチクロックに
取込まれる。アウトランチ回路のビットＤ２〜Ｄ３１に
はデータ■の一部（■を除いたデータ）■が格納されて
おり、データ■のビットＤｏ、ＤＩ、■がφ１によって
取り込まれたのでこの３２ビツトには次に書き込むべき
データ■、■が格納されている。このアウトラッチ回路
８に格納されたデータはフレームメモリ５に出力され、
マルチプレクサ９より加わるライトタイミングでディス
トネーションアドレスジェネレータ２で指定されるアド
レス位置に格納される。

前述した動作は表示画面の一走査単位で繰り返しされ、
特定エリアの移動がなされる。

以上の説明では、第１ワード目の移動においてはムーブ
に必要としたビットのみをフレームメモリに格納してい
るが、あらかじめディストネーションアドレスジェネレ
ータ２より指定されたフレームメモリ内容をＯビ、トシ
フトでビットシフタ７を介してアウトラッチ回路８に格
納しておくことによって、１ワ一ド単位でのメモリの書
き込みが可能となる。さらに、第４図における実施例の
タイミング図ではソース画面がちょうど１ワードで区切
られたエリアであるが、これは説明を明確にするための
ものであり、同様の手順で行うことによってビット（ド
ツト）イメージでの移動が可能となる。

〔発明の効果〕

以上述べたように本発明は画像を記憶するフレームメモ
リ内のデータの移動がビット単位で数えないクロック数
で行うものであり１本発明によれば移動処理時間が速く
、プロセッサのプログラムによらない表示制御装置を得
ることができる。

【図面の簡単な説明】

第１図は本発明の実施例の回路構成図、第２図は本発明
の実施例のアウトラフチクロックコントローラとアウト
ラッチ回路の詳細な回路図、第３図は画像の移動を表す
図、第４図は本発明の実施例のタイミングチャート図で
ある。 １・・・ソースアドレスジェネレータ。 ２・・・ディストネーションアドレスジェネレータ、　
　　　３．９・・・マルチプレクサ。 ４・・・ビットムーブコントローラ、　　　　５・・・
フレームメモリ、　　　　６・・・インランチ回路、　
　　　７・・・ビ・７トシフタ、　　　　８・・・アウ
トランチ回路、　　　　　１０・・・アウトランチクロ
ックコントローラ、　　　　　１１．ｔ。 −１−・・デコーダ、　　　　ｌｏ−ｌ３２・・・イン
バータ、　　　　Ｎ＋〜Ｎ３１・・・ナントゲート、　
　　　　Ａ１　ｏＰ−ＡＩＪ／、Ａｏ　ロ〜Ａｏｊ／・
　・　・アンドゲート、　　　　ＯＲｏ〜０Ｒ３１・・
・オアゲート、　　　　　Ｆｏ＝Ｆ３＋　　・・・フリ
ップフロップ。

Claims (6)

【特許請求の範囲】
1. （１）画像データの移動処理装置において、制御回路と
   、フレームメモリのソースアドレスを発生する第１のア
   ドレスジェネレータと、フレームメモリのディストネー
   ションアドレスを発生する第２のアドレスジェネレータ
   と、前記第１のアドレスジェネレータで指定されたフレ
   ームメモリの内容を格納する第１のラッチ回路と、該ラ
   ッチ回路の出力を制御回路より加わるシフト量データに
   よってシフトするビットシフタと、該ビットシフタの出
   力をシフト量データに対応して出力される前記制御回路
   のクロックによって格納しフレームメモリの第２のアド
   レスジェネレータ内で指定された位置に出力する第２の
   ラッチ回路とを有することを特徴とした表示制御装置。
2. （２）前記第２のラッチ回路はフリップフロップより成
   り、制御回路より加わるクロックはシフト量に関係して
   ビット単位でフリップフロップに加わることを特徴とし
   た特許請求の範囲第１項記載の表示制御装置。
3. （３）前記制御回路のクロックはシフト量に対応して前
   記第２のラッチ回路にビットシフタのシフト側のビット
   グループの出力を格納させる第１のクロックと、シフト
   側と反対方向のビットグループを前記第２のラッチ回路
   にビットシフタの出力を格納させる第２のクロックより
   成ることを特徴とした特許請求の範囲第２項記載の表示
   制御装置。
4. （４）前記制御回路は位相の異なる第１、第２のクロッ
   クを選択する選択回路を有し、該選択回路はデコーダの
   出力によって前記第１、第２のクロックを選択すること
   を特徴とした特許請求の範囲第２項記載の表示制御装置
   。
5. （５）前記デコーダの複数の出力は入力データに対して
   上位方向あるいは下位方向に同一レベルの信号を出力す
   るデコーダであることを特徴とした特許請求の範囲第４
   項記載の表示制御装置。
6. （６）前記第１、第２のアドレスジェネレータ、並びに
   制御回路はプロセッサに接続され、プロセッサの制御信
   号によって動作することを特徴とした特許請求の範囲第
   １項記載の表示制御装置。