JPS63229538A - 電子計算機の記憶素子アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計Ｘ機の構成方式に関し、特に記憶素子ア
クセス制御方式に関する。

〔従来の技術〕

従来この種の記憶素子制御方式は２ｍ′個の記憶素子ブ
ロックに対して、共通のアドレス値を入力していた。た
とえば第６図は最小アクセス単位が８ビツトで４×８ビ
ット幅のデータバスを持つ電子計算機の記憶素子アクセ
ス制御方式の例を示すブロック図である。同図において
ＣＰＵ３１は４×８ビット幅のデータバス３２０，３２
１，３２２および３２３を持ち、これらは４個の８ビッ
ト幅記憶素子ブロック３３０，３３１，３３２および３
３３のデータ入出力端子に接続されている。

そして上位アドレス信号３６は４個の記憶−素子ブロッ
クのアドレス入力端子に直接接続されている。

さらに下位アドレス３７と一度にアクセスするデータ幅
を指定するコントロール信号３４を入力した選択信号発
生回路３５から各記憶素子ブロック３３０．３３１，３
３２および３３３に対し選択信号３５０，３５１，３５
２および３５３がそれぞれ与えられている。

次にその動作について説明する。電子計′Ｗ、機が記憶
素子ブロックの１単位のみをアクセスする場合には単に
選択信号発生回路３５から対象となる記憶素子ブロック
へのみ選択信号を送出することにより目的が達成される
。次に４つの連続した記憶域を同時にアクセスする場合
、もし下位アドレスが０であれば、データ幅を指定する
コントロール信号３４が４個の連続した記憶域を指定し
た時に選択信号発生回路３５から全記憶素子ブロックへ
選択信号を送出すれば、１度にアクセスする事が可能で
ある。しかしながら下位アドレスがＯ以外の時に一度に
アクセス可能な領域は上位アドレスが変化しない範囲の
みとなり、従来の方式では２回に分けてアクセスしなけ
ればならない。

〔発明が解決しようとする問題点〕

上述した従来の記憶素子アクセス制御方式では各記憶素
子ブロックへの入力アドレス値が全ブロックに共通とな
っているので、データバス幅が許す最大の任意のアドレ
スから連続した領域を一度にアクセス出来ないという欠
点がある。

したがって本発明が解決しようとする問題点、換言すれ
ば本発明の目的は上位アドレス信号を各記憶素子ブロッ
クごとに操作するようにして上記の欠点を回避した記憶
素子アクセス制御方式を提供することにある。

〔問題点を解決するための手段〕

本発明の記憶素子アクセス制御方式は、最小アクセス単
位がｎビットデータの電子計算機システムにおいて、２
１×ｎビット幅のデータバスを具備した２１個の記憶素
子ブロック群と、どの記憶素子ブロックをアクセスする
かを与えるｍ本の下位アドレス信号と何個の記憶素子ブ
ロックを一度にアクセスするかを与えるコントロール信
号とを入力し、各記憶素子ブロックに対しそのブロック
が選択対象であることを示す信号を出力する選択信号発
生回路と、前記下位アドレス信号を入力し、その記憶素
子ブロックのうち選択されたブロックより以下のアドレ
スに相当するブロックに対し加算指定信号を出力するデ
コード回路と、前記記憶素子ブロック内におけるアドレ
スを与える上位アドレス信号と前記加算指定信号とを入
力し、前記上位アドレス信号に１加算したアドレス値を
各記憶素子ブロック毎に供給する加算器群とを有して構
成される。

〔実施例〕

以下、本発明について図面を参照しながら説明する。

第１図は本発明の第一の実施例を示すブロック図である
。同図においてＣＰＵＩＩは４×８ビット幅のデータバ
ス１２０，１２１，１２２．および１２３を持ち、それ
らは４個の８ビット幅記憶素子ブロック１３０，１３１
，１３２．および１３３のデータ入出力端子に接続され
ている。上位アドレス信号として４個の記憶素子ブロッ
クを選択するに必要な２本の信号１７０，１７１が、デ
コード回路１８に入力されると同時にどの記憶素子ブロ
ックを選択するかを指定する選択信号発生回路１５に入
力されている。またその選択信号発生回路１５には一度
にアクセスするデータ幅を指定するに必要な２本のコン
トロール信号１４０゜１４１が入力されている。そして
上記のデコード回路１８が送出する加算指定信号１８０
，１８１゜および１８２が後述の加算器１９０，１９１
．および１９２にそれぞれ入力されている。さらにその
加算器１９０，１９１．および１９２の出力であるアド
レス出力が各々の記憶素子ブロックのアドレス入力に接
続されている。

第２図（ａ）は上記のデコード回路１８の例を示す論理
回路図である。そして第２図（ｂ）はその真理値の一覧
を示す説明図である。同図においてデコード回路１８は
加算指定信号１８０，１８１、および１８２を正論理で
実現している。

また第３図（ａ＞は上記の選択信号発生回路１５の例を
示す論理回路図である。さらに第３図（ｂ）はコントロ
ール信号１４０および１４１とアクセス単位との対応を
示す説明図、第３図（Ｃ）は上記の選択信号発生回路１
５の真理値の一覧を示す説明図である。同図において選
択信号発生回路１５は第２図に示したデコード回路１８
と同様に正論理で実現している。

次にその動作について説明する。上位アドレスが変化し
ない範囲では、計算機が一度にアクセスする範囲は従来
とまったく同様である。しかしながらたとえば同時に４
つの連続した記憶域をアクセスする場合で下位アドレス
値が０でない場合では、上位アドレスの次のアドレス値
であるアドレスが加算器から生成され指定したアドレス
から連続した４個のアドレスのデータが同時にデータバ
ス上に現れる（第４図参照）。このようにして計算（浅
は４×８ビツトのデータバスを有効に利用して記憶素子
ブロックの内容をアクセス出来る９なお、記憶素子ブロ
ック１３３に対応するアドレス値は常に加算不用である
ので、与えるアドレス値は加算器を必要とせず直接ＣＰ
Ｕのアドレス値の上位アドレスを人力することが出来る
。

第５図は本発明の第二の実施例を示すブロック図であり
、最小アクセス単位が、８ビツトで２×８ビツト幅のデ
ータバスを持つ電子計算機に適用している。同図におい
てデコード回路４８は実質的には入力である１本の下位
アドレス４７をそのまま加算指定信号４８０として送出
するだけである。また加算器４９０は１個で実現できる
。そして第一の実施例と同様に任意のアドレス値が差し
示す領域を先頭として連続する２個までの領域を同時に
アクセス出来る。

〔発明の効果〕

以上説明したように本発明では最小アクセス単位の整数
倍のデータバスを有する電子計算機において、データバ
ス幅の以内で任意のアドレス値から連続するデータを一
度にアクセスする事が出来るという効果がある。

【図面の簡単な説明】

第１図は本発明による電子計算機の記憶素子アクセス制
御方式の第一の実施例を示すブロック図、第２図（ａ）
および（ｂ）はデコード回路の論理回路図および説明図
、第３図（ａ）、（ｂ）、および（Ｃ）は選択信号発生
回路の論理回路図および説明図、第４図は動作説明図、
第５図は第二の実施例を示すブロック図、第６図は従来
例を示すブロック図である。 １１・・・ＣＰＵ、１５・・・選択信号発生回路、１８
・・・デコード回路、１３０〜１３３・・・記憶素子プ
ロ茅　１　回 第　２　図Ｃ（１） 第　２　菌（Ｉ）） ３１　３　　　　Ｉ！Ｉ　（ａ） ＄　３　回Ｃ幻 第　３　　Ｉ！Ｉ（Ｃ） 遼択すゐ。 菓　４　図 メ：退状艷昶か鬼。 第　５　菌 第　ｂ　　回

Claims (1)

1. 【特許請求の範囲】 　最小アクセス単位がｎビットデータの電子計算機シス
   テムにおいて、 ２＾ｍ×ｎビット幅のデータバスを具備した２＾ｍ個の
   記憶素子ブロック群と、 どの記憶素子ブロックをアクセスするかを与えるｍ本の
   下位アドレス信号と何個の記憶素子ブロックを一度にア
   クセスするかを与えるコントロール信号とを入力し、各
   記憶素子ブロックに対しそのブロックが選択対象である
   ことを示す信号を出力する選択信号発生回路と、 前記下位アドレス信号を入力し、その記憶素子ブロック
   のうち選択されたブロックより以下のアドレスに相当す
   るブロックに対し加算指定信号を出力するデコード回路
   と、 前記記憶素子ブロック内におけるアドレスを与える上位
   アドレス信号と前記加算指定信号とを入力し、前記上位
   アドレス信号に１加算したアドレス値を各記憶素子ブロ
   ック毎に供給する加算器群とを有することを特徴とする
   電子計算機の記憶素子アクセス制御方式。