JPH0462611A - タイマ処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔機側 外部バスに接続されたタイマ回路にアクセスしてそのカ
ウント値とステータスを順次的に１ｌＲｔ’ｊ取るシス
テムにおけるタイマ処理方式に関し。

カウント値とステータスの読み取りタイミングの時間差
の影響で読み取りエラーが生じないようにすることを目
的とし。

クロックをカウントし、そのカウント値とアンダーフロ
ーまたはオーバーフローのステータスを出力するタイマ
回路を有し、前記タイマ回路のカウント値とステータス
とをそれぞれ順次的なカウント値読み取りタイミングと
ステータス読み取りタイミングとによって同一バスを介
して読み取りタイマ処理を行う計算機システムにおいて
。

前記バスを介してアクセスされるステータスレジスタと
、前記タイマ回路のアンダーフローまたはオーバーフロ
ーのステータスを一時的に保持するラッチと、前記ラッ
チのステータス出力を前記カウント値読み取りタイミン
グで選択し前記ステータスレジスタに出力するゲートと
をそなえ前記タイマ回路のステータス出力を前記ラッチ
を介して、カウント読み取りタイミングでステータスレ
ジスタにセットし、続くステータス読み取りタイミング
で読み取ることを可能にした。

〔産業上の利用分野〕

本発明は、計算機システムにおけるタイマ処理方式に関
し、特に外部バスに接続されたタイマ回路にアクセスし
てそのカウント値とステータスを順次的に読み取るシス
テムにおけるタイマ処理方式に関する。

〔従来の技術〕

従来の多くの計算機システムでは、予め設定されたタイ
ミングをＣＰＵに知らせるために設けられるタイマ回路
が、ＣＰＵから直接アクセスできる内部バスに接続され
ている。この場合アクセス時間にあまり遅れが生じない
ため大きな問題はなかった。

しかし、タイマ回路がバスアービトレーション（バス使
用権獲得制御）を必要とするＩ１０バスのような外部バ
スに接続されているシステムの場合には、バス使用権を
とれずにタイマ回路へのアクセスが遅れ、正確なタイミ
ング制御ができなくなることがあった。

第５図に、このような従来システムの例を示す。

第５図において、１は計算機ユニット、２はＣＰＵ、　
　３は主メモリ、４は内部バス、５はＩ１０バスインタ
フェース、６はＩ１０バス、７はタイマ回路、８は主メ
モリ３上に設けられたソフトウェアタイマ、９はソフト
ウェアタイマ８を制御するタイマ制御プログラム、１ｏ
はステータスレジスタである。

タイマ回路７は、クロックパルスを入力とじて一定値か
らカウントダウンあるいは一定値までカウントアツプす
る循環的なカウンタであり、ハードウェアで構成される
。タイマ回路７の出力は。

カウント値と、ダウンカウントを行うかアップカウント
を行うかにより異なるアンダーフローあるいはオーバー
フローのキャリ（ボロー）出力の有無を示すステータス
とからなる。

ソフトウェアタイマ８は、たとえば日時分析などの時計
データを生成するために、タイマ制御プログラム９によ
り制御されるタイマであり、そのピント幅は、タイマ回
路７のビット幅よりも大きい、タイマ制御プログラム９
は、タイマ回路７にアクセスして、タイマ回路７のカウ
ント値とステータスとを読み取り、それぞれの値でソフ
トウェアタイマ８の下位ビット部分と上位ビット部分と
を更新する繰り返し動作を行う、ここでソフトウェアタ
イマ８の下位ビット部分は、タイマ回路７から読み取ら
れるカウント値のビット幅と同じ長さにされる。

タイマ回路７のカウント値とステータスの読み取りは、
ハード構成上の制約から別々に行われ。

ステータスはステータスレジスタ１０から行われる。

ステータスレジスタ１０は、タイマ回路７の動作中のス
テータス変化をそのまま反映した値をもつ。

タイマ制御プログラム９は、タイマ回路７からまずカウ
ント値を読み取ると、その値でソフトウェアタイマ８の
対応する下位ビット部分を更新し。

次にタイマ回路７からステータスを続み取り、ステータ
スがアンダーフローあるいはオーバーフローが生じたこ
とを示していた場合には、ソフトウェアタイマ８の上位
ビット部分を−１あるいは＋１更新する。

このようにして、ソフトウェアタイマ８の下位ビット部
分は、タイマ回路７のカウント値が読み取られるごとに
対応して更新されていき、また上位ビット部分は、タイ
マ回路７から読み取られたステータスが、アンダーフロ
ーあるいはオーバーフローを示すごとに更新される。

〔発明が解決しようとする課題〕

第５図の従来例において、タイマ制御プログラム９がタ
イマ回路７の値を読み取る命令を実行する周期はＣＰＵ
２の処理状態により一定ではなく。

またＩ１０バス６のバスアービトレーションでバス使用
権を直ちには獲得できない場合がある。このため、タイ
マ回路７からカウント値を読み取るタイミングとステー
タスを読み取るタイミングとの間にはかなりの時間差が
生じる可能性がある。

その結果、たとえば第６図に例示されるように。

タイマ回路７からカウント値を読み取った時点ではアン
ダーフローが生じていたのに１次にステータスを読みに
いったときにはタイマ回路７のカウントが進んでいて、
アンダーフローは既に消失していることがあり、ステー
タスのリードミスが起きてソフトウェアタイマ８に誤差
が生じるという問題があった。

〔課題を解決するための手段〕

本発明は、タイマ回路から出力されるステータスのアン
ダーフローあるいはオーバーフローのステータス出力は
、カウンタ機構がゼロからフルカウントにカウントダウ
ンするとき、あるいはフルカウントからゼロにカウント
アツプするときの短時間の間のみ生じることから、読み
取りタイミングの遅れが影響しやすいことに着目し、タ
イマ回路からのカウント値読み取り時にステータスをス
テータスレジスタにセットし９ステータスが読み取られ
るまで保持されるようにして、アンダーフローあるいは
オーバーフローが生じた場合には。

カウント値の読み取りからステータス読み取りまでの時
間差とは無関係にステータスが確実に読み取られるよう
にしたものである。

第１図は本発明の原理的構成図であり９便宜上第５図の
従来システムの例を改良したものとして示しである。

図中、１は計算機ユニット、６はＩ１０バス。

７はタイマ回路、８はソフトウェアタイマ、１０はステ
ータスレジスタ、１１はステータス書き込み制御回路、
１２はラッチ、１３はゲートである。

タイマ回路７からのカウント値とステータスの読み取り
は、■、■で示すように２回に分けて行われる。ステー
タスの読み取りは、ステータスレジスタｌＯから行われ
る。

ステータス書き込み制御回路１１はタイマ回路７のアン
ダーフローあるいはオーバーフローのステータス出力を
一時保持するラッチ１２と、このラッチ１２に保持され
たステータスを、カウント値の読み取りタイミングでス
テータスレジスタ１０に書き込むゲート１３とからなる
。

〔作　用〕

第１図において、■でタイマ回路からカウント値を読み
取るとき、ステータス書き込み制御回路１１はそのとき
ラッチ１２に保持されていたステータスをステータスレ
ジスタ１０に書き込む。

次に■でステータスを読み取るとき、ステータスレジス
タ１０に保持されているステータスが読み取られるため
、■と■の間の時間差によってステータスの読み取り、
が失敗するようなことはない。

またタイマ回路７からカウント値を読み取った時点では
アンダーフローまたはオーバーフローが発生していす、
その直後に発生したような場合には、ステータス書き込
み制御回路ｌｌ中のラッチ１２がこのステータスを一旦
保持し１次のカウント値読み取りが行われるタイミング
でステータスレジスタ１０にセットして、その後のステ
ータス読み取りタイミングで読み出されるようにする。

なおラッチ１２はカウント値の読み取りタイミングの終
わりでリセットされ、またステータスレジスタ１０はス
テータスの読み取りタイミングの終わりでリセットされ
、ステータスの２重読み取りが生じないようにする。

〔実施例〕

第１図に示された本発明の原理的構成は、第５図の従来
システムにそのまま通用されることができ、その場合計
算機ユニット１側は変更を要しな第２図ないし第４図は
、このような実施例における動作タイミングを、ケース
１．ケース２．ケース３に分けて示したものである。こ
の実施例では、タイマ回路７はカウントダウン動作を行
い。

カウント値Ｏでアンダーフロー（ボロー）を出力するも
のとされる。

第２図ないし第５図において、″クロック”はタイマ回
路７のカウントクロックであり、°″カウント値はその
カウント結果の現在値、″カウント値読み取り”と“ス
テータス読み取り”はそれぞれ計算機ユニット１から与
えられる読み取りタイミング、　“アンダーフロー”は
タイマ回路７のアンダーフロー出力、“ラッチ”は第１
図のラッチ１２の出力値、″ステータス”は第１図のス
テータスレジスタ１０の出力値を示す。

第２図のケース１では、タイマ回路のカウント値読み取
り時でもステータス読み取り時でもアンダーフローが発
生しないため、アンダーフローのステータスは読み取ら
れない。

第３図のケース２では、カウント値読み取りのタイミン
グではアンダーフローが発生せず１次のステータス読み
取りのタイミングでアンダーフローが発生している。こ
のアンダーフロー出力は直ちにラッチ１２にセットされ
、続くカウント値読み取りのタイミングでステータスレ
ジスタ１０にセットされて、その後のステータス読み取
りのタイミングで読み取られる。

第４図のケース３では、カウント値読み取りのタイミン
グでアンダーフローが発生している。この場合はラッチ
１２を経由してステータスレジスタｌＯにそのステータ
スがセットされ、続くステータス読み取りのタイミング
で読み取られる。

このようにして、どのようなタイミングでアンダーフロ
ーが発生しても抜けなしに読み取りが行われる。

〔発明の効果〕

本発明によれば、タイマ回路がＩ１０バスのような外部
バスと接続されていてアクセスタイミングに遅れが生じ
るような場合でも、そのタイミング遅れを意識すること
なくカウント値とステータスの確実な読み取りを行うこ
とができ、これらの読み取り結果をソフトウェアタイマ
の制御に使用するなどの用途において、精度の低下をな
くすことができる。

１２：ラッチ １３：ゲート 特許出願人　株式会社ピーエフユ 代　理　人　弁理士　長谷用　文　廣（外２名）

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図ないし第４図は
本発明実施例のケース１ないしケース３の動作タイミン
グ図、第５図は従来システムの例の構成図、第６図は従
来システムの動作タイミング図である。 第１図中。 １：計算機ユニット ６：Ｉ１０バス ７：タイマ回路 ８：ソフトウェアタイマ １０；ステータスレジスタ １１：ステータス書き込み制御回路 りＤツク −・−１口」刊１ｆ− カウント便肢み収り ステータス読み収り アンタ゛−フロー ラ・ンチ スア タス 本発明実地例伊ｊの動詐タイミング図（ケース１）第　
　２　　図 本発明実地例の動作タイミング図（ケース２）第３図

Claims (1)

【特許請求の範囲】
1. クロックをカウントし、そのカウント値とアンダーフロ
   ーまたはオーバーフローのステータスを出力するタイマ
   回路を有し、前記タイマ回路のカウント値とステータス
   とをそれぞれ順次的なカウント値読み取りタイミングと
   ステータス読み取りタイミングとによって同一バスを介
   して読み取りタイマ処理を行う計算機システムにおいて
   、前記バスを介してアクセスされるステータスレジスタ
   と、前記タイマ回路のアンダーフローまたはオーバーフ
   ローのステータスを一時的に保持するラッチと、前記ラ
   ッチのステータス出力を前記カウント値読み取りタイミ
   ングで選択し前記ステータスレジスタに出力するゲート
   とをそなえ、前記タイマ回路のステータス出力を前記ラ
   ッチを介して、カウント読み取りタイミングでステータ
   スレジスタにセットし、続くステータス読み取りタイミ
   ングで読み取ることを特徴とするタイマ処理方式。