JP2006024129A - 時刻読み出し方法、リアルタイムクロック及び電子装置 - Google Patents

Abstract

【課題】 本発明は、時刻読み出し方法、リアルタイムクロック及び電子装置に関し、リアルタイムクロックのカウント動作を停止させることなく、正しい時刻をリアルタイムクロックから読み出すことを目的とする。
【解決手段】 クロック信号をカウントして得た時情報、分情報及び秒情報を第１のレジスタ部に保持し、第１のレジスタ部に保持されている時情報、分情報及び秒情報を、時刻読み出し要求に応答して第１のレジスタ部とは異なる第２のレジスタ部に同時にコピーし、時刻読み出し要求に応答して、第２のレジスタ部に保持されている時情報、分情報及び秒情報を順次読み出すように構成する。
【選択図】 図２

Description

本発明は、時刻読み出し方法、リアルタイムクロック及び電子装置に係り、特に時、分、秒等からなる時刻をリアルタイムクロックから読み出すリアルタイム読み出し方法、そのようなリアルタイム読み出し方法を採用するリアルタイムクロック、及びそのようなリアルタイムクロックを備えた電子装置に関する。

リアルタイムクロック（ＲＴＣ：Real Time Clock）は、コンピュータ等の電子装置に備えられており、時刻は必要に応じてＲＴＣから読み出される。コンピュータの場合、時刻は例えばコンピュータの動作中に発生した異常等のログを取る際にＲＴＣから読み出される。

図１は、従来の時刻読み出し方法を説明する図である。図１に示すコンピュータは、ＣＰＵ１０１、共通バス（又は、データバス）１０２、アドレスデコーダ１０３、ゲート１０４−１〜１０４−３及びＲＴＣ１０５からなる。ＲＴＣ１０５は、発振器（図示せず）が出力するクロック信号をカウントするカウンタ回路１０５Ａを有する。カウンタ回路１０５Ａは、カウント値を時刻情報として保持するレジスタ部を含み、このレジスタ部は時情報が順次保持される時レジスタ１０５ｈ、分情報が順次保持される分レジスタ１０５ｍ及び秒情報が順次保持される秒レジスタ１０５ｓからなる。

時刻を読み出すには、レジスタ１０５ｈ，１０５ｍ，１０５ｓに保持されている時、分及び秒情報を同時に読み出せば良いが、共通バス１０２のビット数とＲＴＣ１０５のレジスタ１０５ｈ，１０５ｍ，１０５ｓの合計ビット数との関係によっては、時、分及び秒情報を同時に読み出すことができない。例えば、共通バス１０２が８ビットであり、各レジスタ１０５ｈ，１０５ｍ，１０５ｓが８ビットでありレジスタ部として合計で２４ビットであると、一度にはレジスタ１０５ｈ，１０５ｍ，１０５ｓのうち１つのレジスタからしか情報を読み出すことができない。

ＴＲＣ１０５は、時、分及び秒情報に加え、年、月及び日情報を管理する場合もあり、カウンタ回路１０５Ａ内のレジスタ部の合計ビット数は、共通バス１０２のビット数、即ち、レジスタ部からの情報読み出し単位のビット数よりも大きいことが多い。

図１において、ゲート１０４−１〜１０４−３は、ＣＰＵ１０１からのアドレスをデコードするアドレスデコーダ１０３の出力信号で切り替えられ、カウンタ回路１０５Ａから順次読み出した時、分及び秒情報を共通バス１０２に出力できるようになっている。

このように、時、分及び秒情報をレジスタ１０５ｈ，１０５ｍ，１０５ｓから別々に読み出す必要がある場合、クロック信号のカウント動作が続けられていると、１つのレジスタから情報を読み出している間に他のレジスタに保持されている情報が更新されてしまうことがある。例えば、時レジスタ１０５ｈから時情報を読み出している間に分レジスタ１０５ｍに保持されている分情報が更新されると、少なくとも分レジスタ１０５ｍに保持されている分情報はＲＴＣ１０５から時刻を読み出そうとした時点の値とは異なってしまうので、ＲＴＣ１０５から正しい時刻を読み出すことができなくなってしまう。この場合、ＲＴＣ１０５から読み出された時刻は、コンピュータの動作中に発生した異常等のログを取る際に用いる時刻としては不適切である。

このため、ＲＴＣ１０５から時刻を読み出す際には、カウンタ回路１０５Ａのクロック信号カウント動作を停止させておき、この間に各レジスタ１０５ｈ，１０５ｍ，１０５ｓから時、分及び秒情報を順次読み出す方法がある。この方法によれば、ＲＴＣ１０５から時刻を読み出そうとした時点の正しい時刻を読み出すことができる。

尚、特許文献１には、ソフトウェアを介在させずに西暦年のカウントを行うＲＴＣが提案されている。
特開平１０−２８３０６２号公報

しかし、ＲＴＣ１０５から時刻を読み出そうとした時点の正しい時刻を読み出すためにカウンタ回路１０５Ａのクロック信号カウント動作を停止させたのでは、時刻を読み出した後にカウンタ回路１０５Ａのカウント動作を再開させても、ＲＴＣ１０５が管理する時刻は実際の時刻よりカウント動作を停止していた期間だけ遅れたものになってしまい、ＲＴＣ１０５が管理する時刻と実時刻（リアルタイム）とにずれが生じてしまうという問題があった。

そこで、本発明は、リアルタイムクロックのカウント動作を停止させることなく、正しい時刻をリアルタイムクロックから読み出すことのできる時刻読み出し方法、リアルタイムクロック及び電子装置を提供することを目的とする。

上記の課題は、クロック信号をカウントして得た時情報、分情報及び秒情報を第１のレジスタ部に保持する保持ステップと、該第１のレジスタ部に保持されている該時情報、分情報及び秒情報を、時刻読み出し要求に応答して第１のレジスタ部とは異なる第２のレジスタ部に同時にコピーするコピーステップと、該時刻読み出し要求に応答して、該第２のレジスタ部に保持されている該時情報、分情報及び秒情報を順次読み出す読み出しステップとを含むことを特徴とする時刻読み出し方法により達成できる。

上記の課題は、クロック信号をカウントして得た時情報、分情報及び秒情報を保持する第１のレジスタ部と、該第１のレジスタ部に保持されている該時情報、分情報及び秒情報が、時刻読み出し要求に応答して同時にコピーされる、第１のレジスタ部とは異なる第２のレジスタ部とを備え、該第２のレジスタ部に保持されている該時情報、分情報及び秒情報は該読み出し要求に応答して順次読み出されることを特徴とするリアルタイムクロックによっても達成できる。

上記の課題は、クロック信号をカウントして得た時情報、分情報及び秒情報を保持するカウンタ手段と、該カウンタ手段に保持されている該時情報、分情報及び秒情報が、時刻読み出し要求に応答して同時にコピーされるレジスタ部と、該レジスタ部に保持されている該時情報、分情報及び秒情報を該読み出し要求に応答して順次読み出す手段とを備えたことを特徴とする電子装置によっても達成できる。

本発明によれば、リアルタイムクロックのカウント動作を停止させることなく、正しい時刻をリアルタイムクロックから読み出すことのできる時刻読み出し方法、リアルタイムクロック及び電子装置を実現できる。

以下、本発明になる時刻読み出し方法、リアルタイムクロック及び電子装置の各実施例を、図２以降と共に説明する。

図２は、本発明になる電子装置の一実施例を示すブロック図である。電子装置の本実施例では、本発明がコンピュータに適用されている。又、電子装置の本実施例は、本発明になる時刻読み出し方法の一実施例及び本発明になるリアルタイムクロックの一実施例を採用する。

図２に示すコンピュータは、ＣＰＵ１、共通バス（又は、データバス）２、アドレスデコーダ３、ゲート４−１〜４−３、ＲＴＣ５、ＲＯＭ６、ＲＡＭ７及び時刻読み出し要求検出回路８からなる。ＲＴＣ５は、読み出しレジスタ部９と、発振器５１と、発振器５１が出力するクロック信号ＣＬＫを所定の分周比で分周する分周器５２と、分周器５２の出力信号をカウントするカウンタ回路５３を有する。読み出しレジスタ部９は、時レジスタ９ｈ、分レジスタ９ｍ及び秒レジスタ９ｓからなる。カウンタ回路５３は、カウント値を時刻情報として保持するレジスタ部５４を含み、このレジスタ部５４は時情報が順次保持される時レジスタ５ｈ、分情報が順次保持される分レジスタ５ｍ及び秒情報が順次保持される秒レジスタ５ｓからなる。発振器５１が出力するクロック信号ＣＬＫは、コンピュータ内の動作の同期をとるために、コンピュータ内のＣＰＵ１、時刻読み出し要求検出回路８や読み出しレジスタ部９等に供給される。ＲＯＭ６は、ＣＰＵ１が実行するプログラムやデータを格納する。ＲＡＭ７は、ＣＰＵ１が実行する演算の中間データ等のデータを格納する。尚、ＲＯＭ６及びＲＡＭ７は、単一の記憶装置で構成されていても良い。又、読み出しレジスタ９は、ＲＴＣ５とは別体であっても良い。

アドレスデコーダ３は、ＣＰＵ１から共通バス２を介して入力されるアドレスをデコードすると共に、ＣＰＵ１からの共通バス２を介して入力される要求が書き込み要求であるか、或いは、読み出し要求であるかを判断する周知の構成を有する。アドレスデコーダ３は、ＣＰＵ１からのアドレスをデコードし、デコード結果を示す出力信号によりゲート４−１〜４−３を切り替えることで、読み出しレジスタ部９から順次読み出された時、分及び秒情報を共通バス２に出力可能とする。

時刻を読み出すには、レジスタ５ｈ，５ｍ，５ｓに保持されている時、分及び秒情報を同時に読み出せば良いが、共通バス２のビット数とＲＴＣ５のレジスタ５ｈ，５ｍ，５ｓの合計ビット数との関係によっては、時、分及び秒情報を同時に読み出すことができない。例えば、共通バス２が８ビットであり、各レジスタ５ｈ，５ｍ，５ｓが８ビットでありレジスタ部５４として合計で２４ビットであると、一度にはレジスタ５ｈ，５ｍ，５ｓのうち１つのレジスタからしか情報を読み出すことができない。

ＴＲＣ５は、時、分及び秒情報に加え、年、月及び日情報を管理する場合もあり、カウンタ回路５３内のレジスタ部の合計ビット数は、共通バス２のビット数、即ち、レジスタ部５４からの情報読み出し単位のビット数よりも大きいことが多い。

そこで、本実施例では、時刻読み出し要求検出回路８は、アドレスデコーダ３を介して入力されるアドレスのデコード結果及び時刻読み出し要求に基づいてレジスタ部５４のレジスタ５ｈ，５ｍ，５ｓに保持されている時、分及び秒情報を同時に読み出しレジスタ部９の対応するレジスタ９ｈ、９ｍ、９ｓに読み込む。つまり、レジスタ部５４に保持されている時、分及び秒情報が、読み出しレジスタ部９に同時にコピーされる。本実施例では、時刻読み出し要求は、時刻読み出し信号であり、時刻読み出し要求検出回路８は、時刻読み出し信号の例えば立ち上がりエッジに応答してレジスタ部５４のレジスタ５ｈ，５ｍ，５ｓに保持されている時、分及び秒情報を同時に読み出しレジスタ部９の対応するレジスタ９ｈ、９ｍ、９ｓに読み込む。又、ＣＰＵ１は、時刻読み出し信号の例えば立下りエッジに応答して、読み出しレジスタ部９の秒レジスタ９ｓに読み込まれている秒情報をゲート４−３及び共通バス２を介して読み込む。その後、ＣＰＵ１は、時刻読み出し信号の例えば次の立ち上がりエッジに応答して読み出しレジスタ部９の分レジスタ９ｍに読み込まれている分情報をゲート４−２及び共通バス２を介して読み込み、時刻読み出し信号の例えば次の立ち上がりエッジに応答して読み出しレジスタ部９の時レジスタ９ｈに読み込まれている時情報をゲート４−１及び共通バス２を介して読み込む。

このようにＣＰＵ１が秒、分及び時情報を読み出しレジスタ部９から順次読み込んでいる間、読み出しレジスタ部９に保持されている秒、分及び時情報は更新されることがない。他方、カウンタ回路５３はクロック信号ＣＬＫのカウント動作を継続しているので、ＲＴＣ５は常に正しい時刻を管理している。従って、読み出しレジスタ部９に保持されている時刻情報は、常にＲＴＣ５から時刻を読み出そうとした時点の値であるため、ＲＴＣ５からは常に正しい時刻を読み出すことができ、ＲＴＣ５から読み出された時刻は、例えばコンピュータの動作中に発生した異常等のログを取る際に用いる時刻としても適切である。

本実施例では、時刻読み出し要求が発生すると、読み出しレジスタ部９に保持されている時、分及び秒情報が、秒情報、分情報及び時情報の順に読み出されるが、時、分及び秒情報が読み出される順序はこれに限定されるものではない。時、分及び秒情報が読み出しレジスタ部９から読み出される順序は、予め設定されていれば良く、順序は任意に設定可能である。

図３は、時刻読み出し要求検出回路の構成を示す回路図である。図３に示すように、時刻読み出し要求検出回路８は、アンド回路８１，８３及びディレイ（Ｄ）フリップフロップ８２からなる。尚、説明の便宜上、図３は、読み出しレジスタ部９の時レジスタ９ｈの構成も示す。時レジスタ９ｈは、例えば８つのアンド回路８４ｈと８つのＪＫフリップフロップ９１から構成されている。

アンド回路８１には、アドレスデコーダ３からアドレスのデコード結果を示す出力信号と時刻読み出し信号とが入力される。アンド回路８１の出力信号は、Ｄフリップフロップ８２のＤ入力端子に入力されると共に、アンド回路８３の一方の入力端子に入力される。アンド回路８３の他方の入力端子には、Ｄフリップフロップ８２のＱバー（／Ｑ）出力端子から出力される信号が入力される。例えば８つのアンド回路８４ｈには、アンド回路８３の出力信号（トリガ信号）と、レジスタ部５４の時レジスタ５ｈの８ビットの出力信号のうち対応するビットが入力される。アンド回路８４ｈの出力信号は、対応するＪＫフリップフロップ９１のＪ入力端子に入力される。尚、Ｄフリップフロップ８２及びＪＫフリップフロップ９１のクロック入力端子には、上記クロック信号ＣＬＫが入力され、同期動作を保証している。又、読み出しレジスタ部９には、アンド回路８４ｈと同様のアンド回路がレジスタ部５４の分レジスタ５ｍ及び秒レジスタ５ｓからの８ビットの出力信号に対して夫々設けられ、読み出しレジスタ部９の分レジスタ９ｍ及び秒レジスタ９ｓは、夫々時レジスタ９ｈと同様に８つのＪＫフリップフロップから構成されているが、これらの図示は図３では説明の便宜上省略されている。

図４は、電子装置の一実施例の動作を説明するタイムチャートである。同図中、（Ａ）はクロック信号ＣＬＫを示し、（Ｂ）は時刻読み出し信号を示し、（Ｃ）は図３に示すアンド回路８３が出力するトリガ信号を示す。又、同図中、（Ｄ）はレジスタ部５４から読み出しレジスタ部９への時刻情報コピー開始タイミングを示し、（Ｅ），（Ｆ），（Ｇ）は夫々読み出しレジスタ部９の秒レジスタ９ｓ、分レジスタ９ｍ及び時レジスタ９ｈからの読み出し開始タイミングを示す。尚、同図中、三角印は、ＣＰＵ１が読み出しレジスタ部９から時刻情報を読み込みを開始するタイミングを示す。

図４は、時刻読み出し信号の立ち上がりエッジにより時刻情報コピー開始タイミングが決定され、時刻情報コピー開始タイミング後の時刻読み出し信号の立下りエッジで秒レジスタ９ｓからの読み出しが開始され、その後は、次の時刻読み出し信号の立ち上がりエッジに基づいて分レジスタ９ｍからの読み出しが開始され、更に次の時刻読み出し信号の立ち上がりエッジに基づいて時レジスタ９ｈからの読み出しが開始される場合を示しているが、読み出しレジスタ部９の各レジスタ９ｈ，９ｍ，９ｓからの読み出しタイミングはこれに限定されるものではなく、ＣＰＵ１が予め設定されている順序で読み出しレジスタ部９の各レジスタ９ｈ，９ｍ，９ｓから時、分及び秒情報を読み込めれば良い。

上記実施例では、タイマ回路５３は、時、分及び秒情報からなる時刻情報を管理しているが、これに加えて年、月及び日情報を管理するようにしても良い。この場合、レジスタ部５４は、年、月、日、時、分及び秒レジスタで構成し、読み出しレジスタ部９は、レジスタ部５４を構成するレジスタと同じビット数の年、月、日、時、分及び秒レジスタで構成すれば良い。又、時刻読み出し要求は、時刻情報のうち予め設定されている単位の情報（年、月、日、時、分及び秒情報）の予め設定されている順序での読み出しを要求するものであっても良い。つまり、常に年、月、日、時、分及び秒情報の全てを読み出す必要はなく、時刻読み出し要求の種類に応じて読み出す単位の情報を可変設定できるようにしても良い。

尚、本発明は、以下に付記する発明をも包含するものである。
（付記１） クロック信号をカウントして得た時情報、分情報及び秒情報を第１のレジスタ部に保持する保持ステップと、
該第１のレジスタ部に保持されている該時情報、分情報及び秒情報を、時刻読み出し要求に応答して第１のレジスタ部とは異なる第２のレジスタ部に同時にコピーするコピーステップと、
該時刻読み出し要求に応答して、該第２のレジスタ部に保持されている該時情報、分情報及び秒情報を順次読み出す読み出しステップとを含むことを特徴とする、時刻読み出し方法。
（付記２） 前記時、分及び秒情報の合計ビット数は、前記読み出しステップの読み出し単位のビット数よりも大きいことを特徴とする、付記１記載の時刻読み出し方法。
（付記３） 前記時情報、分情報及び秒情報の各々のビット数は、前記読み出しステップの読み出し単位のビット数と等しく設定されていることを特徴とする、付記１又は２記載の時刻読み出し方法。
（付記４） クロック信号をカウントして得た時情報、分情報及び秒情報を保持する第１のレジスタ部と、
該第１のレジスタ部に保持されている該時情報、分情報及び秒情報が、時刻読み出し要求に応答して同時にコピーされる、第１のレジスタ部とは異なる第２のレジスタ部とを備え、
該第２のレジスタ部に保持されている該時情報、分情報及び秒情報は該読み出し要求に応答して順次読み出されることを特徴とする、リアルタイムクロック。
（付記５） 前記第１及び第２のレジスタ部の各々の合計ビット数は、前記第２のレジスタ部からの読み出し単位のビット数よりも大きいことを特徴とする、付記４記載のリアルタイムクロック。
（付記６） 前記時情報、分情報及び秒情報の各々のビット数は、前記読み出しステップの読み出し単位のビット数と等しく設定されていることを特徴とする、付記４又は５記載のリアルタイムクロック。
（付記７） クロック信号をカウントして得た時情報、分情報及び秒情報を保持するカウンタ手段と、
該カウンタ手段に保持されている該時情報、分情報及び秒情報が、時刻読み出し要求に応答して同時にコピーされるレジスタ部と、
該レジスタ部に保持されている該時情報、分情報及び秒情報を該読み出し要求に応答して順次読み出す手段とを備えたことを特徴とする、電子装置。
（付記８） 前記時、分及び秒情報の合計ビット数は、前記レジスタ部からの読み出し単位のビット数よりも大きいことを特徴とする、付記７記載の電子装置。
（付記９） 前記時情報、分情報及び秒情報の各々のビット数は、前記読み出しステップの読み出し単位のビット数と等しく設定されていることを特徴とする、付記７又は８記載の電子装置。
（付記１０） 前記レジスタ部へのコピーは前記読み出し要求の立ち上がり及び立ち下がりエッジの一方に応答して行われ、前記レジスタ部からの読み出しは該読み出し要求の立ち上がり及び立下りの他方に応答して開始されることを特徴とする、付記７〜９のいずれか１項記載の電子装置。

以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは、言うまでもない。

従来の時刻読み出し方法を説明する図である。 本発明になる電子装置の一実施例を示すブロック図である。 時刻読み出し要求検出回路の構成を示す回路図である。 電子装置の一実施例の動作を説明するタイムチャートである。

符号の説明

１ ＣＰＵ
２ 共通バス
３ アドレスデコーダ
４−１〜４−３ ゲート
５ ＲＴＣ
８ 時刻読み出し要求検出回路
９ 読み出しレジスタ部
５１ 発振器
５２ 分周器
５３ カウンタ回路
５４ レジスタ部

Claims (5)

1. クロック信号をカウントして得た時情報、分情報及び秒情報を第１のレジスタ部に保持する保持ステップと、
   該第１のレジスタ部に保持されている該時情報、分情報及び秒情報を、時刻読み出し要求に応答して第１のレジスタ部とは異なる第２のレジスタ部に同時にコピーするコピーステップと、
   該時刻読み出し要求に応答して、該第２のレジスタ部に保持されている該時情報、分情報及び秒情報を順次読み出す読み出しステップとを含むことを特徴とする、時刻読み出し方法。
2. 前記時、分及び秒情報の合計ビット数は、前記読み出しステップの読み出し単位のビット数よりも大きいことを特徴とする、請求項１記載の時刻読み出し方法。
3. クロック信号をカウントして得た時情報、分情報及び秒情報を保持する第１のレジスタ部と、
   該第１のレジスタ部に保持されている該時情報、分情報及び秒情報が、時刻読み出し要求に応答して同時にコピーされる、第１のレジスタ部とは異なる第２のレジスタ部とを備え、
   該第２のレジスタ部に保持されている該時情報、分情報及び秒情報は該読み出し要求に応答して順次読み出されることを特徴とする、リアルタイムクロック。
4. 前記時情報、分情報及び秒情報の各々のビット数は、前記読み出しステップの読み出し単位のビット数と等しく設定されていることを特徴とする、請求項３記載のリアルタイムクロック。
5. クロック信号をカウントして得た時情報、分情報及び秒情報を保持するカウンタ手段と、
   該カウンタ手段に保持されている該時情報、分情報及び秒情報が、時刻読み出し要求に応答して同時にコピーされるレジスタ部と、
   該レジスタ部に保持されている該時情報、分情報及び秒情報を該読み出し要求に応答して順次読み出す手段とを備えたことを特徴とする、電子装置。
   

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