JP2000339058A

JP2000339058A - クロック分解能拡張装置

Info

Publication number: JP2000339058A
Application number: JP2000098111A
Authority: JP
Inventors: John C Eidson; ジョン・シー・エイドソン
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 1999-03-31
Filing date: 2000-03-31
Publication date: 2000-12-08
Also published as: EP1041469A3; US6252445B1; EP1041469A2

Abstract

(57)【要約】【課題】分解能がクロック中の発振器の周期によって制
限されるクロックの分解能を拡張するための方法および
装置を提供する。【解決手段】遅延ライン１６は、トリガ信号１８を連続
的に遅延させることによって、ｎ−１個の１組のタップ
信号３０ないし３４を発生させる。ｎ−１個の補正ラッ
チ２０ないし２４は、それぞれタップ信号３０ないし３
４に応答して、値１４０をキャプチャする。ラッチ時間
値１９に与えられる補正値は、キャプチャ値４０ないし
４４に応答して、決定される。与えられた補正の量は、
キャプチャ値４０ないし４４に見られる値のパターンに
よって異なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルクロック
の分野に関する。さらに詳述すれば、本発明は、クロッ
クの分解能を拡張するすなわち高分解能化する方法およ
び装置に関する。

【０００２】

【従来の技術】さまざまなシステムが、一般的に、デジ
タルクロックを備えている。そのようなクロックは、シ
ステム中のさまざまなタイミング関数のために使用可能
である。タイミング関数の一例は、システム中で発生す
るイベントの時間を計測することである。タイミング関
数のもう１つの例は、特定の時間でのイベントの発生を
同期化または「トリガ」することである。イベントの性
質は、システムの詳細によって異なる。

【０００３】例えば、制御システムでは、センサーから
データサンプルを獲得するという動作は、制御値をアク
チュエータに加えるという動作のイベントである。デジ
タルクロックは、データサンプルがセンサーから獲得さ
れる時間を計測するために使用することができる。さら
に、デジタルクロックは、特定の時間において制御値を
アクチュエータへ適用のトリガをかけるためにも使用可
能である。

【０００４】典型的なデジタルクロックは、発振器、お
よびその発振器に応答してデジタル時間値を生成する回
路を備える。デジタル時間値を生成するこの回路は、例
えば、発振器の１周期毎または半周期毎に更新時間値を
生成するカウンタでもよい。典型的に、そのようなデジ
タルクロックの分解能は、その発振器の周波数によって
制限される。例えば、１メガヘルツで動作する発振器
は、１マイクロ秒の周期を有し、０．５マイクロ秒毎に
更新時間値を生成することが可能で、それによって０．
５マイクロ秒の分解能が実現する。そのようなデジタル
クロックは、互いに０．５マイクロ秒より少ない間隔で
発生するイベントを確実に認識することができず、互い
に０．５マイクロ秒より少ない間隔で発生するであろう
イベントと確実に同期をとることができなかった。これ
がシステムの性能全体を制限する場合がある。

【０００５】デジタルクロックの分解能を高める従来の
１方法は、その発振器の周波数を上げることである。残
念ながら、発振器の周波数を上げることによって、通
常、電力消費も高めてしまう。さらに、発振器の周波数
が高いと、通常、デジタルクロックの回路の設計が複雑
になる。また、発振器は、一般的にシステムの他の構成
部品、例えば処理装置などと共有されるため、その構成
部品が高い発振器の周波数に追従できない可能性があ
る。

【０００６】

【発明が解決しようとする課題】分解能がクロック中の
発振器の周期によって制限されるクロックの分解能を拡
張するための方法および装置が開示される。

【０００７】

【課題を解決するための手段】本方法および装置は、ク
ロックの周期に適応され、クロックにより実行されるタ
イミング関数に適用する補正の決定を可能とする遅延を
使用する。この補正は、発振器の周波数を上げることな
く、クロックの分解能を効果的に拡張する。

【０００８】本教示は、タイミング関数がイベント発生
時間の計測結果であるクロックに適用することが可能で
ある。このタイミング関数において、時間値は、イベン
トのトリガ信号に応答したクロックから獲得され、その
後、時間値および一連の値が周期の所定の副間隔だけ時
間的に遅延されるように、一連の値がクロックから獲得
される。この時間値に適用される補正値は、その一連の
値中のパターンを検出することによって決定される。

【０００９】また、本教示は、タイミング関数が信号タ
イミングの同期化であるクロックの確度を拡張あるいは
向上させるためにも使用可能である。このタイミング関
数において、クロックからの時間値が、同期化された信
号と関連したトリガ時間値の最上位ビット（ＭＳＢ）の
１組に等しい時、トリガ信号が発生される。１組の遅延
トリガ信号は、トリガ信号および遅延トリガ信号が、周
期の所定の副間隔だけ、時間的に間隔がおかれるよう
に、生成される。拡張された分解能を有する補正トリガ
信号は、トリガ時間値の１組の最小桁ビット（ＬＳＢ）
に応答して、トリガ信号と遅延トリガ信号のうちから選
択される。

【００１０】本発明のその他の特徴および利点は、本発
明の以下の詳細な説明によって明らかである。その特定
の説明実施形態に関連して、本発明を説明し、適宜に図
面を参照する。

【００１１】

【発明の実施の形態】図１は、本教示によるクロックの
分解能を拡張する方法および装置を具体化した回路５０
を図示したものである。この回路５０は、イベントが発
生する時間を示すタイムスタンプ６０を発生させる。イ
ベントの発生は、トリガ信号１８によって示される。回
路５０のデジタルクロック部は、発振器１０およびカウ
ンタ１２を含む。

【００１２】発振器１０は、発振器信号１１を発生させ
る。この発振器信号１１は、カウンタ１２へクロック入
力（ＣＬＫ)を供給する。カウンタ１２は、発振器信号
１１に応答して、時間値１３の更新を生成する。時間値
１３は、タイムスタンプラッチ１４に入力を供給する。
タイムスタンプラッチ１４は、トリガ信号１８の立ち上
がりに応答して、時間値１３をキャプチャあるいは獲得
する。

【００１３】時間値１３は、発振器信号１１がカウンタ
１２をインクリメントさせるレートあるいは速度によっ
て制限される分解能を有する。カウンタ１２は、発振器
信号１１の周期毎に１回ずつ時間値１３をインクリメン
トする。あるいは、カウンタ１２は、発振器信号１１の
周期毎に２回、すなわち発振器信号１１の各ゼロ交差時
に、時間値１３をインクリメント可能である。

【００１４】回路５０は、遅延ライン１６、および時間
値１３の分解能を超えたタイムスタンプ６０での拡張分
解能を可能とする１組の補正ラッチ２０ないし２４を備
える。以下の説明において、Ｐは時間値１３の分解能を
表す時間間隔で、ｎは本教示（本発明）によって実現さ
れる拡張分解能のためのＰに対する割数(number of fra
ctions)である。時間間隔Ｐは、カウンタ１２が発振器
信号１１の周期毎に１回インクリメントする場合、実質
的に発振器信号１１の周期に等しい。カウンタ１２が発
振器信号１１のゼロ交差時にインクリメントする場合
は、時間間隔Ｐは、発振器信号１１の周期の１／２に等
しい。

【００１５】遅延ライン１６は、トリガ信号１８を連続
的に遅延させることによって、１組のタップ信号３０な
いし３４を発生させる。タップ信号３０ないし３４の数
は、ｎ−１に等しい。タップ信号３０は、Ｐ／ｎだけ遅
延されるトリガ信号１８である。タップ信号３２は、２
Ｐ／ｎだけ遅延されるトリガ信号１８であり、タップ信
号３４は、（ｎ−１）Ｐ／ｎだけ遅延されたトリガ信号
１８である。トリガ信号１８は、タップ信号３０ないし
３４とともに、周期Ｐを１組のｎ個の均一副間隔に細分
する。一実施形態において、ｎは４と等しく、タップ信
号３０ないし３４は、それぞれＰ／４、Ｐ／２および３
Ｐ／４だけ遅延されたトリガ信号１８である。遅延ライ
ン１６は、幾つかの例を挙げるための集合回路、一連の
単発ゲート、または伝播ベースの遅延ラインとして実装
可能である。

【００１６】補正ラッチ２０ないし２４は、それぞれタ
ップ信号３０ないし３４に応答して、値１４０をキャプ
チャする。値１４０は、時間値１３の最小桁の数ビット
である。値１４０中のビットの数は、時間値１３の連続
的な更新に伴って値１４０が変化するように事前に選択
されている。カウンタ１２を用いて時間値１３を生成し
た前述の実施形態では、値１４０に対しては、時間値１
３の１桁の最小桁ビットで十分である。時間値１３が加
算器またはカウンタ／加算器の組合せによって生成され
る別の実施形態では、時間値１３の最小桁ビットが連続
した更新に伴って変化しない可能性があるため、より多
くのビットが値１４０に対して必要となるかもしれな
い。

【００１７】補正ラッチ２０は、時間値１３をとらえる
ためにタイムスタンプラッチ１４を発生させたトリガ信
号１８の立ち上がりに対応するタップ信号３０の立ちあ
がりで、値１４０をキャプチャする。同様に、補正ラッ
チ２２は、タップ信号３２の立ち上がりで値１４０をキ
ャプチャし、補正ラッチ２４はタップ信号３４の立ち上
がりで値１４０をキャプチャする。補正ラッチ２０ない
し２４の数は、ｎ−１に等しい。タイムスタンプラッチ
１４からのラッチ時間値１９および補正ラッチ２０ない
し２４からの１組のキャプチャ値４０ないし４４は、周
期Ｐの所定の副間隔Ｐ／ｎによって相互に関連して時間
的に遅延される。

【００１８】一実施形態において、補正回路５２は、ラ
ッチ時間値１９に与えられる補正値を決定する。補正回
路５２は、キャプチャ値４０ないし４４およびラッチ時
間値１９に応答して、タイムスタンプ６０を生成する。

【００１９】他の実施形態において、補正回路５２によ
って行なわれる補正は、代わりとして、ソフトウェアま
たはファームウェア中で行なわれることも可能である。
例えば、タイムスタンプラッチ１４および補正ラッチ２
０ないし２４の内容は、処理装置（図示せず）によって
読み込まれ、その後、処理装置が、本教示による補正を
行なうことが可能である。

【００２０】図２は、遅延ライン１６と補正ラッチ２０
ないし２４との関数、およびタイムスタンプ６０に与え
られる補正値の決定を図示した、１組の時間ライン７０
ないし７４を示すものである。この図において、Ｐは発
振器１１の周期および時間値１３の分解能であり、ｎは
４に等しい。

【００２１】発振器１１の１周期は、時間ｔ０とｔ１３
との間で発生し、後続の周期は、時間ｔ１３とｔ１９と
の間で発生する。カウンタ１２は、時間ｔ０からＡに
等しい値までインクリメントし、時間ｔ１３からＢに等
しい値までインクリメントする。その結果、値１４０
は、少なくとも時間ｔ０とｔ１３との間のＡの最小桁の
数ビットに等しく、少なくとも時間ｔ１３とｔ１９との
間のＢの最小桁の数ビットに等しい。

【００２２】時間ライン７０は、タイムスタンプラッチ
１４をロードするトリガ信号１８の立ち上がりが時間ｔ
１で発生する場合を表す。遅延ライン１６は、トリガ信
号１８を連続的に遅延させ、タップ信号３０ないし３４
の対応する立ち上がりを、それぞれ時間ｔ３、ｔ６、お
よびｔ１０で発生させる。時間ｔ１、ｔ３、ｔ６，およ
びｔ１０は、Ｐ／ｎだけ、時間的に間隔がおかれる。時
間ｔ１でのトリガ信号１８の立ち上がりに応答して、Ａ
に等しい時間値１３は、タイムスタンプラッチ１４でラ
ッチされる。時間ｔ３でのタップ信号３０の立ち上がり
に応答して、Ａの最小桁の数ビットに等しい値１４０が
補正ラッチ２０でラッチされ、補正回路５２に供給され
る。同様に、時間ｔ６およびｔ１０でのそれぞれのタッ
プ信号３２ないし３４の立ち上がりは、Ａの最小桁の数
ビットを、それぞれ補正ラッチ２２ないし２４にラッチ
する。

【００２３】時間ライン７２は、タイムスタンプラッチ
１４をロードするトリガ信号１８の立ち上がりが時間ｔ
４で発生する場合を表す。遅延ライン１６は、トリガ信
号１８を連続的に遅延させ、タップ信号３０ないし３４
の対応する立ち上がりを、それぞれ時間ｔ７、ｔ１１、
およびｔ１４で発生させる。時間ｔ４でのトリガ信号１
８の立ち上がりに応答して、Ａに等しい時間値１３は、
タイムスタンプラッチ１４でラッチされる。時間ｔ７お
よびｔ１１でのそれぞれのタップ信号３０ないし３２の
立ち上がりに応答して、Ａの最小桁の数ビットに等しい
値１４０は、それぞれ補正ラッチ２０および２２でラッ
チされる。時間ｔ１４でのタップ信号３４の立ち上がり
は、時間ｔ１４でＢの最小桁の数ビットに等しい値１４
０を、補正ラッチ２４にラッチする。

【００２４】時間ライン７４は、タイムスタンプラッチ
１４をロードするトリガ信号１８の立ち上がりが時間ｔ
８で発生する場合を表す。遅延ライン１６は、タップ信
号３０ないし３４の対応する立ち上がりを、それぞれ時
間ｔ１２、ｔ１５，およびｔ１７で発生させる。時間ｔ
８でのトリガ信号１８の立ち上がりに応答して、Ａに等
しい時間値１３は、タイムスタンプラッチ１４でラッチ
される。時間ｔ１２でのタップ信号３０の立ち上がりに
応答して、Ａの最小桁の数ビットに等しい値１４０は、
補正ラッチ２０でラッチされる。時間ｔ１５およびｔ１
７でのタップ信号３２および３４の立ち上がりは、それ
ぞれ時間ｔ１５およびｔ１７でＢの最小桁の数ビットに
等しい値１４０を、それぞれ補正ラッチ２２および２４
にラッチする。

【００２５】ラッチ時間値１９に与えられる補正値は、
キャプチャ値４０ないし４４に応答して、決定される。
与えられた補正の量は、キャプチャ値４０ないし４４に
見られる値のパターンによって異なる。補正ラッチ２０
ないし２４中に保持されたＢ値の各々は、与えられるＰ
／ｎ補正を発生させる。

【００２６】キャプチャ値４０ないし４４中のＡ、Ａ、
Ａのパターンは、ゼロの補正を発生させ、タイムスタン
プ６０は、ラッチ時間値１９に等しくなる。これは、時
間ライン７０の例に相当する。

【００２７】キャプチャ値４０ないし４４中のそれぞれ
のＡ、Ａ、Ｂのパターンは、この例ではＰ／４に等しい
Ｐ／ｎの補正を発生させる。ラッチ時間値１９は、ｔ
_latchである。タイムスタンプ６０は、ｔ_latch ＋Ｐ／
４に等しくなる。これは、時間ライン７２の例に相当す
る。

【００２８】キャプチャ値４０ないし４４中のそれぞれ
Ａ、Ｂ、Ｂのパターンは、この例ではＰ／２に等しい２
Ｐ／ｎの補正を発生させる。タイムスタンプ６０は、ｔ
_latc _h ＋Ｐ／２に等しくなる。これは、時間ライン７
４の例に相当する。同様に、キャプチャ値４０ないし４
４のＢ、Ｂ、Ｂのパターンは、ｔ_latch ＋３Ｐ／４に
等しいタイムスタンプ６０を発生させる。

【００２９】遅延ライン１６および対応する補正ラッチ
２０ないし２４のタップの番号が大きいほど、すなわち
ｎが高いほど、実現可能なタイムスタンプ６０での拡張
された分解能も高くなる。ここで述べる教示の全利点を
実現するため、発振器１０の安定性は、Ｐ／ｎ以上であ
ることが好ましい。

【００３０】図３は、本教示によるクロックの分解能を
拡張する方法および装置を具体化した回路１５０を図示
したものである。回路１５０は、あるトリガ時間にトリ
ガ信号１２０を発生させることによって、信号タイミン
グを同期化する。トリガ時間の最上位ビットは、トリガ
時間レジスタ８４中に格納され、残りの最小桁ビットす
なわち残りの下位ビットは、補正レジスタ８６に格納さ
れる。

【００３１】回路１５０は、発振器９４とカウンタ８０
とを備えるデジタルクロックによって生成される時間値
８１が、トリガ時間レジスタ８４中に格納されているト
リガ時間の一部８３に等しい時に、トリガ信号１００を
発生させる比較器８２を備える。カウンタ８０は、前述
同様に、発振器９４の周期または半周期Ｐにほぼ等しい
分解能で時間値８１を生成する。その結果、トリガ信号
１００の立ち上がりの分解能は、分解能Ｐに限定され
る。

【００３２】回路１５０は、遅延ライン９０、マルチプ
レクサ９２、および選択回路８８を備え、それらは、と
もに、トリガ信号１００の分解能を超えてトリガ信号１
２０で拡張分解能を実現する。遅延ライン９０は、トリ
ガ信号１００を連続的に遅延させることによって、ｎ−
１個の１組のタップ信号１１０ないし１１４を発生させ
る。タップ信号１１０は、トリガ信号１００がＰ/ｎだ
け遅延されたものである。タップ信号１１２は、トリガ
信号１００が２Ｐ／ｎだけ遅延されたものであり、タッ
プ信号１１４は、トリガ信号１００が（ｎ−１）Ｐ／ｎ
だけ遅延されたものである。

【００３３】補正レジスタ８６中のビットは、トリガ信
号１００とタップ信号１１０ないし１１４のどちらがト
リガ信号１２０になるかを決定する１組の拡張分解能ビ
ットである。選択回路８８は、補正レジスタ８６からの
ビットをデコードし、１組の制御信号９１をマルチプレ
クサ９２に供給して、トリガ信号１００またはタップ信
号１１０ないし１１４の１つのいずれかを選択する。ｎ
＝４の場合の実施形態において、制御レジスタ８６中の
値が０であれば、トリガ信号１００がトリガ信号１２０
として選択される。制御レジスタ８６中の値が１であれ
ば、タップ信号１００が選択され、制御レジスタ８６中
の値が２および３であれば、それぞれタップ信号１１２
および１１４が選択される。トリガ信号１００またはタ
ップ信号１１０ないし１１４のうちから選択されたもの
は、システム中のイベントをトリガするために使用可能
である。

【００３４】本発明の前述の詳細な説明は、例示の目的
のために提供されたもので、徹底したものになるよう、
または開示された明確な実施形態に本発明を限定するよ
うに意図したものではない。したがって、本発明の範囲
は、添付の特許請求の範囲によって定義される。

【００３５】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。

【００３６】（実施態様１）発振器の周期によって制限
されるクロックの分解能を拡張する装置であって、トリ
ガ信号に応答して、前記クロックからの時間値を得る手
段と、前記クロックからの一連の値を得て、前記時間
値、および前記一連の値が前記周期の所定の副間隔だけ
時間的に間隔がおかれるようにする手段と、前記時間
値、および前記一連の値のパターンを検出することによ
って、時間値に与えられる補正値を決定する手段とを具
備する装置。

【００３７】（実施態様２）前記一連の値を得る手段
は、前記トリガ信号を連続的に遅延させることによっ
て、１組のタップ信号を発生させる手段と、前記タップ
信号に応答して、前記クロックから前記一連の値をラッ
チする手段とを具備する実施態様１記載の装置。

【００３８】（実施態様３）前記決定する手段は、前記
パターンを検出する処理手段を具備する実施態様１記載
の装置。

【００３９】（実施態様４）前記決定する手段は、前記
パターンを検出する回路を具備する実施態様１記載の装
置。

【００４０】（実施態様５）前記補正値は、前記所定の
副間隔の整数の倍数に等しい実施態様１記載の装置。

【００４１】（実施態様６）前記トリガ信号は、イベン
トの発生を示し、さらに、補正値を時間値に付加するこ
とによって、イベントのタイムスタンプを生成する手段
を具備する実施態様１記載の装置。

【００４２】（実施態様７）発振器の周期によって制限
されるクロックの分解能を拡張する装置であって、前記
クロックからの時間値がトリガ時間値の最上位ビットの
１組と等しいときに、トリガ信号を発生させる手段と、
１組の遅延トリガ信号を発生させて、前記トリガ信号お
よび前記遅延信号が、前記周期の所定の副間隔だけ、時
間的に間隔がおかれているようにする手段と、前記トリ
ガ時間値の最小桁ビットの１組に応答して、前記トリガ
信号と前記遅延トリガ信号のうちから選択する手段とを
具備する装置。

【００４３】（実施態様８）前記トリガ時間値は、イベ
ントの発生と関連した時間であり、前記トリガ信号と前
記遅延トリガ信号のうちから選択されたものは、前記イ
ベントをトリガするために使用される実施態様７記載の
装置。

【００４４】（実施態様９）発振器の周期によって制限
されるクロックの分解能を拡張する回路であって、トリ
ガ信号に応答して、前記クロックから時間値をキャプチ
ャするタイムスタンプラッチと、前記トリガ信号を連続
的に遅延させることによって、１組のタップ信号を発生
させる遅延ラインと、前記タップ信号に応答して、前記
クロックから一連の値をキャプチャする１組の補正ラッ
チと、前記時間値、および前記一連の値に応答して、補
正値を前記時間値に与えることによって、前記トリガ信
号のためのタイムスタンプを発生させる補正回路とを具
備する回路。

【００４５】（実施態様１０）前記補正値は、前記周期
の所定の副間隔の整数の倍数に等しい実施態様９記載の
回路。

【００４６】（実施態様１１）前記補正ラッチは、前記
クロックから1組の最小桁ビットをキャプチャする実施
態様９記載の回路。

【００４７】（実施態様１２）発振器の周期によって制
限されるクロックの分解能を拡張する方法であって、ト
リガ信号に応答して、前記クロックから時間値を得て、
前記クロックから一連の値を得て、前記時間値および前
記一連の値が前記周期の所定の副間隔だけ、時間的に間
隔がおかれているようにし、前記時間値および前記一連
の値のパターンを検出することによって前記時間値に与
えられる補正値を決定するステップを含む方法。

【００４８】（実施態様１３）前記値の連続を得るステ
ップは、前記トリガ信号を連続的に遅延させることによ
って、１組のタップ信号を発生させ、前記タップ信号に
応答して、前記クロックから一連の値をラッチするステ
ップを含む実施態様１２記載の方法。

【００４９】（実施態様１４）発振器の周期によって制
限されるクロックの分解能を拡張する方法であって、前
記クロックからの時間値が、トリガ時間値の最上位ビッ
トの１組に等しいとき、トリガ信号を発生させ、１組の
遅延トリガ信号を発生させて、前記トリガ信号および前
記遅延トリガ信号が、前記周期の所定の副間隔によって
時間的に間隔がおかれているようにし、前記トリガ時間
値の１組の最小桁ビットに応答して、前記トリガ信号と
前記遅延トリガ信号のうちから選択するステップを含む
方法。

【００５０】

【発明の効果】以上のように、本発明を用いると、消費
電力を高めたり、発振器の周波数を上げるなど装置を複
雑にすることなしに、分解能がクロック中の発振器の周
期によって制限されるクロックの分解能を拡張するため
の方法及び装置が提供される。

【図面の簡単な説明】

【図１】本発明によるクロックの分解能を拡張する方法
および装置を具体化した回路を示すブロック図である。

【図２】タイムスタンプに与えられる補正値の決定を示
す１組の時間ライン示した図である。

【図３】本発明によるクロックの分解能を拡張する方法
および装置を具体化したもう１つの回路を示すブロック
図である。

【符号の説明】

１０：発振器１１：発振器信号１２：カウンタ１３：時間値１４：タイムスタンプラッチ１６：遅延ライン１８：トリガ信号１９：ラッチ時間値２０、２２、２４：補正ラッチ３０、３２、３４：タップ信号５０：回路５２：補正回路６０：タイムスタンプ８０：カウンタ８１：時間値８３：トリガ時間の一部８４：トリガ時間レジスタ８６：補正レジスタ８８：選択回路９０：遅延ライン９１：制御信号９２：マルチプレクサ９４：発振器１００、１２０：トリガ信号１１０、１１２、１１４：タップ信号１４０：値１５０：回路

───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 ＰａｇｅＭｉｌｌＲｏａｄＰａｌｏＡｌｔｏ，ＣａｌｉｆｏｒｎｉａＵ．Ｓ．Ａ.

Claims

【特許請求の範囲】

【請求項１】発振器の周期によって制限されるクロック
の分解能を拡張する装置であって、トリガ信号に応答して、前記クロックからの時間値を得
る手段と、前記クロックからの一連の値を得て、前記時間値、およ
び前記一連の値が前記周期の所定の副間隔だけ時間的に
間隔がおかれるようにする手段と、前記時間値、および前記一連の値のパターンを検出する
ことによって、時間値に与えられる補正値を決定する手
段とを具備する装置。