JPH081572B2 - 同期化回路 - Google Patents
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- JPH081572B2 JPH081572B2 JP1340403A JP34040389A JPH081572B2 JP H081572 B2 JPH081572 B2 JP H081572B2 JP 1340403 A JP1340403 A JP 1340403A JP 34040389 A JP34040389 A JP 34040389A JP H081572 B2 JPH081572 B2 JP H081572B2
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Description
【発明の詳細な説明】 〔概 要〕 非同期信号をクロックに同期して出力する非同期信号
同期化回路に関し、 非同期信号をクロックに同期させて確実に出力し、更
にはクロックパルスの設定に関しての手間のかからない
同期化回路を提供することを目的とし、 非同期信号をクロックに同期して出力する同期化回路
において、非同期信号の各ビットをラッチする第１の同
期化回路と、第１の同期化回路が非同期信号をラッチす
る時期より一定期間後に、非同期信号の各ビットをラッ
チする第２の同期化回路と、第１の同期化回路の出力と
第２の同期化回路の出力の対応する全てのビットが等し
いことを検出する一致検出回路と、該一致検出回路によ
り一致を検出した時は、第１の同期化回路又は第２の同
期化回路の出力信号をラッチする第３の同期化回路を有
するように構成する。
同期化回路に関し、 非同期信号をクロックに同期させて確実に出力し、更
にはクロックパルスの設定に関しての手間のかからない
同期化回路を提供することを目的とし、 非同期信号をクロックに同期して出力する同期化回路
において、非同期信号の各ビットをラッチする第１の同
期化回路と、第１の同期化回路が非同期信号をラッチす
る時期より一定期間後に、非同期信号の各ビットをラッ
チする第２の同期化回路と、第１の同期化回路の出力と
第２の同期化回路の出力の対応する全てのビットが等し
いことを検出する一致検出回路と、該一致検出回路によ
り一致を検出した時は、第１の同期化回路又は第２の同
期化回路の出力信号をラッチする第３の同期化回路を有
するように構成する。
本発明は、非同期信号をクロックに同期して出力する
非同期信号の同期化回路に関する。
非同期信号の同期化回路に関する。
従来の同期化回路では、自装置のクロックの立ち上が
り又は立ち下がりのタイミングに、非同期信号を取り込
もうとする場合に、非同期信号が“1"“0"あるいは
“0"“1"に切り換わるタイミングと、この非同期信号
を取り込むフリップフロップ（以下、DFFと称す）のク
ロックの取り込みタイミングが一致する（即ち、DFFの
セットアップ又はオールド時間を満足していない）場合
がある。この時には、動作不安定となり出力レベルは
“1",“0"のどちらに落ち着くかは不定であり、“1"又
は“0"に落ち着くまでの間、発振が起こりうる。通常、
この現象は非同期回路で必ず発生するものであり、この
ためDFFの出力の後段にDFFを設置し、かつ一段目のDFF
と異相のクロックを配ることにより、不安定レベルの伝
播を防止することが多い。
り又は立ち下がりのタイミングに、非同期信号を取り込
もうとする場合に、非同期信号が“1"“0"あるいは
“0"“1"に切り換わるタイミングと、この非同期信号
を取り込むフリップフロップ（以下、DFFと称す）のク
ロックの取り込みタイミングが一致する（即ち、DFFの
セットアップ又はオールド時間を満足していない）場合
がある。この時には、動作不安定となり出力レベルは
“1",“0"のどちらに落ち着くかは不定であり、“1"又
は“0"に落ち着くまでの間、発振が起こりうる。通常、
この現象は非同期回路で必ず発生するものであり、この
ためDFFの出力の後段にDFFを設置し、かつ一段目のDFF
と異相のクロックを配ることにより、不安定レベルの伝
播を防止することが多い。
１ビットの非同期信号をクロックパルスに同期させて
出力する回路として、第７図に示す回路が一般である。
図中、71−１は第１のDFF、71−２は第２のDFFである。
X1は非同期信号、Y1は同期化信号である。T1,T2はそれ
ぞれ第１のDFF71−１と第２のDFF71−２のクロックパル
スであり、クロックT1は時刻T1で立ち上がるパルス、ク
ロックT2は時刻T2で立ち上がるパルスである。ただし、
T1≠T2である。従って、非同期信号X1は第１のDFF71−
１に入り、クロックT1で出力信号Q1として出力され、第
２のDFF71−２に入る。この第２のDFF71−２からは、ク
ロックT2で出力信号Q2として出力される。
出力する回路として、第７図に示す回路が一般である。
図中、71−１は第１のDFF、71−２は第２のDFFである。
X1は非同期信号、Y1は同期化信号である。T1,T2はそれ
ぞれ第１のDFF71−１と第２のDFF71−２のクロックパル
スであり、クロックT1は時刻T1で立ち上がるパルス、ク
ロックT2は時刻T2で立ち上がるパルスである。ただし、
T1≠T2である。従って、非同期信号X1は第１のDFF71−
１に入り、クロックT1で出力信号Q1として出力され、第
２のDFF71−２に入る。この第２のDFF71−２からは、ク
ロックT2で出力信号Q2として出力される。
第８図は従来回路のタイムチャート（１ビットの非同
期信号時）を示す図である。図中、上から順番に非同期
信号X1、クロックT1、クロックT2、第１のDFF7−１の出
力Q1、第２のDFF71−２の出力Q2である。第７図を参照
しながら、第８図のタイムチャートを説明していく。第
７図において、非同期入力信号X1は第１のDFF71−１に
入るクロックT1の立ち上がりに同期して出力される。
しかし、すでに述べた様に非同期信号X1の変化時期と
クロックT1の立ち上がりが一定時間ｔ内で重なる場合
があり、この場合は第１のDFF71−１の出力Q1は一定期
間不定となり、出力波形のレベルが“1",“0"の順位
に落ち着く。クロックT2の立ち上がりまでに落ち着け
ば、この出力信号Q1は、第２のDFF71−２のクロックT2
の立ち上がりにより同期化され、安定した出力信号Q2
が出力される。クロックT2の立ち上がりまでに落ち
着かなければ、この出力信号Q1は、第２のDFF71−２の
クロックT2の立ち上がりと一致するため、先程と同様
に出力信号Q2は一定期間不定となる。
期信号時）を示す図である。図中、上から順番に非同期
信号X1、クロックT1、クロックT2、第１のDFF7−１の出
力Q1、第２のDFF71−２の出力Q2である。第７図を参照
しながら、第８図のタイムチャートを説明していく。第
７図において、非同期入力信号X1は第１のDFF71−１に
入るクロックT1の立ち上がりに同期して出力される。
しかし、すでに述べた様に非同期信号X1の変化時期と
クロックT1の立ち上がりが一定時間ｔ内で重なる場合
があり、この場合は第１のDFF71−１の出力Q1は一定期
間不定となり、出力波形のレベルが“1",“0"の順位
に落ち着く。クロックT2の立ち上がりまでに落ち着け
ば、この出力信号Q1は、第２のDFF71−２のクロックT2
の立ち上がりにより同期化され、安定した出力信号Q2
が出力される。クロックT2の立ち上がりまでに落ち
着かなければ、この出力信号Q1は、第２のDFF71−２の
クロックT2の立ち上がりと一致するため、先程と同様
に出力信号Q2は一定期間不定となる。
従って、出力信号Q1の値を第２のDFF71−２により上
記期間以上遅れたT2の立ち上がりでサンプルすること
により、安定な出力信号Q2を出力することができる。
記期間以上遅れたT2の立ち上がりでサンプルすること
により、安定な出力信号Q2を出力することができる。
以上、非同期信号X1が１ビットからなる時を考えた
が、一般に複数のビットによりなる非同期信号X2をクロ
ックに同期して取り込む場合を説明する。一般に、非同
期化信号X2が複数ビットからなる場合には、各ビットに
よる信号の変化時期が微妙に相違する。このため、第７
図の回路を用いた場合に、クロックパルスT1の立ち上が
りに非同期信号X2の変化時期で一致するビットが出てく
る。従って、この場合の同期化信号Y1は、“0"になるか
“1"になるか不定となるビットが存在するためその値を
用いることができない。
が、一般に複数のビットによりなる非同期信号X2をクロ
ックに同期して取り込む場合を説明する。一般に、非同
期化信号X2が複数ビットからなる場合には、各ビットに
よる信号の変化時期が微妙に相違する。このため、第７
図の回路を用いた場合に、クロックパルスT1の立ち上が
りに非同期信号X2の変化時期で一致するビットが出てく
る。従って、この場合の同期化信号Y1は、“0"になるか
“1"になるか不定となるビットが存在するためその値を
用いることができない。
そこで、従来はストローブ信号を用いることで複数ビ
ットを同期化していた。第９図はストローブ信号による
複数ビットの非同期信号の同期化回路例である。図中、
91−１ないし91−３はDFFであり、第１のDFF91−１はス
トローブ信号Ｓを入力とし、クロックパルスT1に同期さ
せて出力信号Q1を出力する。第２のDFF91−２は出力信
号Q1を入力とし、クロックパルスT2に同期させて出力信
号Q2を出力する。第３図のDFFは複数ビットの非同期信
号X2を入力とし、先出力信号Q2に同期させて同期信号Y2
を出力する。
ットを同期化していた。第９図はストローブ信号による
複数ビットの非同期信号の同期化回路例である。図中、
91−１ないし91−３はDFFであり、第１のDFF91−１はス
トローブ信号Ｓを入力とし、クロックパルスT1に同期さ
せて出力信号Q1を出力する。第２のDFF91−２は出力信
号Q1を入力とし、クロックパルスT2に同期させて出力信
号Q2を出力する。第３図のDFFは複数ビットの非同期信
号X2を入力とし、先出力信号Q2に同期させて同期信号Y2
を出力する。
第10図は従来回路のタイムチャート（複数ビットの非
同期信号時）。図中、上から順番に複数ビットからなる
非同期信号X2、ストローブ信号Ｓ、クロックパルスT1,
クロックパルスT2,第１のDFF91−１の出力信号Q1、第２
のDFF91−２の出力信号Q2、第３のDFF91−３の出力信号
Y2である。非同期信号X2は、各ビットごとにパラレルに
入ってくる信号であり、例えば５ビットからなる「0001
0」，「10100」，「10011」，‥‥‥という形のデータ
信号である。クロックT1とクロックT2は非同期信号X2の
１データ当たり、５サイクルである場合である。まず、
第１のDFF91−１に入るストローブ信号ＳをクロックT1
に同期化させて、出力信号Q1として出力する。即ち、ク
ロックT1の立ち上がり′により出力信号Q1として出る
′。この時、ストローブ信号の変化時期と、クロック
T1の立ち上がりとが一致しているため、出力信号Q1′
は振れてしまい“1"か又は“0"に落ち着いていまう。
同期信号時）。図中、上から順番に複数ビットからなる
非同期信号X2、ストローブ信号Ｓ、クロックパルスT1,
クロックパルスT2,第１のDFF91−１の出力信号Q1、第２
のDFF91−２の出力信号Q2、第３のDFF91−３の出力信号
Y2である。非同期信号X2は、各ビットごとにパラレルに
入ってくる信号であり、例えば５ビットからなる「0001
0」，「10100」，「10011」，‥‥‥という形のデータ
信号である。クロックT1とクロックT2は非同期信号X2の
１データ当たり、５サイクルである場合である。まず、
第１のDFF91−１に入るストローブ信号ＳをクロックT1
に同期化させて、出力信号Q1として出力する。即ち、ク
ロックT1の立ち上がり′により出力信号Q1として出る
′。この時、ストローブ信号の変化時期と、クロック
T1の立ち上がりとが一致しているため、出力信号Q1′
は振れてしまい“1"か又は“0"に落ち着いていまう。
ここで、“1"に落ち着いた場合（実線）には、次のク
ロックT2の立ち上がり′に同期して出力信号Q2“1"と
して出力する′（実線）。そして、この出力信号Q2は
第３のDFFのクロックとして入る。そして、この出力信
号Q2の立ち上がり′に同期化して非同期信号X2を出力
信号Y2として出力する′。
ロックT2の立ち上がり′に同期して出力信号Q2“1"と
して出力する′（実線）。そして、この出力信号Q2は
第３のDFFのクロックとして入る。そして、この出力信
号Q2の立ち上がり′に同期化して非同期信号X2を出力
信号Y2として出力する′。
一方、“0"に落ち着いた場合（点線）には、次のクロ
ックT2の立ち上がり′ではなく、その次のクロックT2
の立ち上がり′に同期して出力信号Q2“1"として出力
する′（点線）。そして、この出力信号Q2は第３のDF
Fのクロックとして入る。そして、この出力信号Q2の立
ち上がり′に同期化して非同期信号X2を出力信号Y2と
して出力する′。このため、もしクロックT1の立ち上
がりとストローブ信号Ｓの変化時期が一致したとして
も、非同期信号X2には正確に同期化信号Y2として「1010
0」を出力できる。
ックT2の立ち上がり′ではなく、その次のクロックT2
の立ち上がり′に同期して出力信号Q2“1"として出力
する′（点線）。そして、この出力信号Q2は第３のDF
Fのクロックとして入る。そして、この出力信号Q2の立
ち上がり′に同期化して非同期信号X2を出力信号Y2と
して出力する′。このため、もしクロックT1の立ち上
がりとストローブ信号Ｓの変化時期が一致したとして
も、非同期信号X2には正確に同期化信号Y2として「1010
0」を出力できる。
第11図は非同期信号が複数ビットの時のタイムチャー
トである。この場合、クロックT1,クロックT2が非同期
信号X2当たり３サイクルである場合である。まず、第１
のDFF91−１に入るストローブ信号ＳをクロックT1に同
期化させて、出力信号Q1として出力する。即ち、クロッ
クT1の立ち上がり′により出力信号Q1として出る
′。この時、ストローブ信号の変化時期と、クロック
T1の立ち上がりとが一致しているため、出力信号Q1′
は振れてしまい“1"か又は“0"に落ち着いていまう。
トである。この場合、クロックT1,クロックT2が非同期
信号X2当たり３サイクルである場合である。まず、第１
のDFF91−１に入るストローブ信号ＳをクロックT1に同
期化させて、出力信号Q1として出力する。即ち、クロッ
クT1の立ち上がり′により出力信号Q1として出る
′。この時、ストローブ信号の変化時期と、クロック
T1の立ち上がりとが一致しているため、出力信号Q1′
は振れてしまい“1"か又は“0"に落ち着いていまう。
ここで、“1"に落ち着いた場合（実線）には、次のク
ロックT2の立ち上がり′に同期して出力信号Q2“1"と
して出力する′（実線）。そして、この出力信号Q2は
第３のDFFのクロックとして入る。そして、この出力信
号Q2の立ち上がり′に同期化して非同期信号X2“1010
0"を出力信号Y2として出力する′。
ロックT2の立ち上がり′に同期して出力信号Q2“1"と
して出力する′（実線）。そして、この出力信号Q2は
第３のDFFのクロックとして入る。そして、この出力信
号Q2の立ち上がり′に同期化して非同期信号X2“1010
0"を出力信号Y2として出力する′。
一方、“0"に落ち着いた場合（点線）には、次のクロ
ックT2の立ち上がり′ではなく、その次のクロックT2
の立ち上がり′に同期して出力信号Q2“1"として出力
する′（点線）。そして、この出力信号Q2は第３のDF
Fのクロックとして入る。そして、この出力信号Q2の立
ち上がり′に同期化して非同期信号X2“10011"を出力
信号Y2として出力する′。しかし、出力Q2が確定した
の時点では、非同期信号X2は既に次のデータ“10011"
に変化しているため、ストローブ信号Ｓの′で有効と
した非同期信号X2“10100"を出力することはできない。
ックT2の立ち上がり′ではなく、その次のクロックT2
の立ち上がり′に同期して出力信号Q2“1"として出力
する′（点線）。そして、この出力信号Q2は第３のDF
Fのクロックとして入る。そして、この出力信号Q2の立
ち上がり′に同期化して非同期信号X2“10011"を出力
信号Y2として出力する′。しかし、出力Q2が確定した
の時点では、非同期信号X2は既に次のデータ“10011"
に変化しているため、ストローブ信号Ｓの′で有効と
した非同期信号X2“10100"を出力することはできない。
つまり、ストローブ信号Ｓを受信する同期化回路のス
トローブ同期化クロックT1,クロックT2のサイクルタイ
ムの長さが、有効な非同期信号X2をクロックに同期させ
て出力できるかどうか左右することになる。このため、
非同期信号X2の１データ当たりに対するクロックT1,ク
ロックT2のサイクルタイムを考慮する必要がある。
トローブ同期化クロックT1,クロックT2のサイクルタイ
ムの長さが、有効な非同期信号X2をクロックに同期させ
て出力できるかどうか左右することになる。このため、
非同期信号X2の１データ当たりに対するクロックT1,ク
ロックT2のサイクルタイムを考慮する必要がある。
このように、まず複数ビットの非同期信号X2を同期化
する同期化回路において、各ビットをうまく同期化させ
るためのストローブ信号Ｓが必要となるという問題があ
った。また更に、非同期信号X2の出力源から受信同期化
回路に出力する場合は、複数の非同期信号X2とストロー
ブ信号Ｓの間隔を合わせて出す必要がある。そして、ク
ロックT1,クロックT2のパルスの周期は、常に非同期信
号X2とストローブ信号Ｓを考慮にいれたパルス周期とし
なければならないという問題があった。
する同期化回路において、各ビットをうまく同期化させ
るためのストローブ信号Ｓが必要となるという問題があ
った。また更に、非同期信号X2の出力源から受信同期化
回路に出力する場合は、複数の非同期信号X2とストロー
ブ信号Ｓの間隔を合わせて出す必要がある。そして、ク
ロックT1,クロックT2のパルスの周期は、常に非同期信
号X2とストローブ信号Ｓを考慮にいれたパルス周期とし
なければならないという問題があった。
本発明は非同期信号をクロックに同期させて確実に出
力し、更にはクロックパルスの設定に関しての手間のか
からない同期化回路を提供することを目的とする。
力し、更にはクロックパルスの設定に関しての手間のか
からない同期化回路を提供することを目的とする。
第１図は本発明の説明原理図である。図中、 11は第１の同期化回路であり、複数ビットの非同期信
号Ｘを入力とし、各ビットごとに第１のDFFによりラッ
チし、その出力を第２のDFFでサンプルする同期化回路
である。
号Ｘを入力とし、各ビットごとに第１のDFFによりラッ
チし、その出力を第２のDFFでサンプルする同期化回路
である。
12は第２の同期化回路であり、複数ビットの非同期信
号Ｘを入力とし、先第１の同期化回路11の第１のDFFの
ラッチより一定期間後に各信号線をラッチする第３のDF
Fと、その出力を第４のDFFによりラッチする同期化回路
からなる。
号Ｘを入力とし、先第１の同期化回路11の第１のDFFの
ラッチより一定期間後に各信号線をラッチする第３のDF
Fと、その出力を第４のDFFによりラッチする同期化回路
からなる。
13は一致検出回路であり、第１の同期化回路の出力と
第２の同期回路の出力が等しいことを各ビットごとに検
出するものである。一致検出回路13は第１の同期化回路
11と第２の同期化回路11の各ビットごとに比較をするも
のである。
第２の同期回路の出力が等しいことを各ビットごとに検
出するものである。一致検出回路13は第１の同期化回路
11と第２の同期化回路11の各ビットごとに比較をするも
のである。
14は第３の同期化回路であり、前記一致検出回路13に
より、第１の同期化回路と第２の同期化回路のすべての
ビットが等しい時のみ、第１の同期化回路の出力又は第
２の同期化回路の出力をラッチするもので第５のDFFを
備えている。
より、第１の同期化回路と第２の同期化回路のすべての
ビットが等しい時のみ、第１の同期化回路の出力又は第
２の同期化回路の出力をラッチするもので第５のDFFを
備えている。
本発明では、非同期信号Ｘを第１の同期化回路11のク
ロックで同期化し、更に第１の同期化回路11と取り込み
タイミングの異なるクロックにより第２の同期化回路12
をもって同期化している。この第１と第２の同期化回路
からの出力信号は、一致検出回路13に入り複数ビットの
各ビットが正確に取り込まれているかを調べている。そ
して、第１と第２の同期化回路の出力信号が一致した場
合には、第３の同期化回路14により同期信号Ｙを出力す
るようにしている。
ロックで同期化し、更に第１の同期化回路11と取り込み
タイミングの異なるクロックにより第２の同期化回路12
をもって同期化している。この第１と第２の同期化回路
からの出力信号は、一致検出回路13に入り複数ビットの
各ビットが正確に取り込まれているかを調べている。そ
して、第１と第２の同期化回路の出力信号が一致した場
合には、第３の同期化回路14により同期信号Ｙを出力す
るようにしている。
従って、非同期信号Ｘの各ビットの変化時期が微妙に
相違していても、第１の同期化回路と第２の同期化回路
は非同期信号Ｘを取り込むクロックのタイミングが異な
るため、どちらか一方では正確に非同期信号Ｘを同期化
することができる。
相違していても、第１の同期化回路と第２の同期化回路
は非同期信号Ｘを取り込むクロックのタイミングが異な
るため、どちらか一方では正確に非同期信号Ｘを同期化
することができる。
第２図は、本発明の一実施例を示す。図中、 11は第１の同期化回路であり、32ビットの非同期信号
Ｘを入力としクロックパルスT0に同期させて出力信号Q1
を出力する第１のDFF21−１と、先出力信号Q1を入力と
しクロックパルスT2に同期させて出力信号Q2を出力する
第２のDFF21−２からなる。
Ｘを入力としクロックパルスT0に同期させて出力信号Q1
を出力する第１のDFF21−１と、先出力信号Q1を入力と
しクロックパルスT2に同期させて出力信号Q2を出力する
第２のDFF21−２からなる。
12は第２の同期化回路であり、32ビットの非同期信号
Ｘを入力としクロックパルスT1に同期させて出力信号Q3
を出力する第３のDFF21−３と、先出力信号Q3を入力と
しクロックパルスT2に同期させて出力信号Q4を出力する
第４のDFF21−４からなる。
Ｘを入力としクロックパルスT1に同期させて出力信号Q3
を出力する第３のDFF21−３と、先出力信号Q3を入力と
しクロックパルスT2に同期させて出力信号Q4を出力する
第４のDFF21−４からなる。
13は一致検出回路であり、コンパレータ22とコンパレ
ータ22の出力信号C1とクロックT3とのアンドを取るアン
ドゲート23からなる。第３図はこの一致検出回路13の一
実施例構成図であり、EXNOR31−１ないし31−32とAND32
からなる。出力信号Q2の各ビットに対応する出力信号Q4
のビットは、EXNOR31−１ないし31−32の入力となって
いる。このため、各対応するビットが一致した時のみEX
NORは論理『１』を出力する。従って、32ビットすべて
一致した時のみ、コンパレータ13からは論理『１』が出
力信号C1として出力される。
ータ22の出力信号C1とクロックT3とのアンドを取るアン
ドゲート23からなる。第３図はこの一致検出回路13の一
実施例構成図であり、EXNOR31−１ないし31−32とAND32
からなる。出力信号Q2の各ビットに対応する出力信号Q4
のビットは、EXNOR31−１ないし31−32の入力となって
いる。このため、各対応するビットが一致した時のみEX
NORは論理『１』を出力する。従って、32ビットすべて
一致した時のみ、コンパレータ13からは論理『１』が出
力信号C1として出力される。
14は第３の同期化回路であり、第５のDFF21−５から
なる。この第５のDFF21−５は第１の同期化回路11の出
力信号Q2の入力を、コンパレータ22の出力信号C1とクロ
ックT3のアンド23をとったクロックパルスに同期化させ
ている。
なる。この第５のDFF21−５は第１の同期化回路11の出
力信号Q2の入力を、コンパレータ22の出力信号C1とクロ
ックT3のアンド23をとったクロックパルスに同期化させ
ている。
第４図はクロックのタイミング図である。図中、クロ
ックT0ないしT3は、それぞれ時間T0ないしT3における立
ち上がりによりデータをサンプリングするものである。
ックT0ないしT3は、それぞれ時間T0ないしT3における立
ち上がりによりデータをサンプリングするものである。
第５図は本発明の実施例のタイムチャートであり、非
同期信号のデータの変わり目がクロックパルスの立ち上
がりに一致していない時の例である。図中、上から順番
に非同期信号Ｘ、第１のDFF21−１の出力信号Q1、第２
のDFF21−２の出力信号Q2、第３のDFF21−３の出力信号
Q3、第４のDFF21−４の出力信号Q4、コンパレータ22の
出力信号C1、第５のDFF21−５の書き込みクロック信
号、第５のDFF25−１の出力信号Ｙである。
同期信号のデータの変わり目がクロックパルスの立ち上
がりに一致していない時の例である。図中、上から順番
に非同期信号Ｘ、第１のDFF21−１の出力信号Q1、第２
のDFF21−２の出力信号Q2、第３のDFF21−３の出力信号
Q3、第４のDFF21−４の出力信号Q4、コンパレータ22の
出力信号C1、第５のDFF21−５の書き込みクロック信
号、第５のDFF25−１の出力信号Ｙである。
以下、第２図を参照にしながら説明をしていく。ま
ず、32ビットの入力非同期信号Ｘが第１の同期回路11に
入る場合を考える。入力非同期信号Ｘは第１の同期化回
路の第１のDFF21−１のクロックT0の立ち上がりに同期
して、出力信号Q1が出力される（１）。この場合は、デ
ータの切り換わりタイミングと、クロックT0の取り込み
タイミングは一致してはいないので、出力信号Q1は確定
する。この出力信号Q1は第２のDFF21−２に取り込まれ
クロックT2に同期して出力信号Q2として出力される
（２）。この出力信号Q2は、確定している出力信号Q1を
取り込んでいるため確定している。次に入力非同期信号
Ｘが第２の同期化回路12に入る場合を考える。入力非同
期信号Ｘは第２の同期化回路の第３のDFF21−３のクロ
ックT1の立ち上がりに同期して、出力信号Q3が出力され
る（３）。この場合も、データの切り換わりタイミング
と、クロックT1の取り込みタイミングは一致してはいな
いので、出力信号Q3は確定する。このため、上記と同様
に出力信号Q4も確定する（４）。
ず、32ビットの入力非同期信号Ｘが第１の同期回路11に
入る場合を考える。入力非同期信号Ｘは第１の同期化回
路の第１のDFF21−１のクロックT0の立ち上がりに同期
して、出力信号Q1が出力される（１）。この場合は、デ
ータの切り換わりタイミングと、クロックT0の取り込み
タイミングは一致してはいないので、出力信号Q1は確定
する。この出力信号Q1は第２のDFF21−２に取り込まれ
クロックT2に同期して出力信号Q2として出力される
（２）。この出力信号Q2は、確定している出力信号Q1を
取り込んでいるため確定している。次に入力非同期信号
Ｘが第２の同期化回路12に入る場合を考える。入力非同
期信号Ｘは第２の同期化回路の第３のDFF21−３のクロ
ックT1の立ち上がりに同期して、出力信号Q3が出力され
る（３）。この場合も、データの切り換わりタイミング
と、クロックT1の取り込みタイミングは一致してはいな
いので、出力信号Q3は確定する。このため、上記と同様
に出力信号Q4も確定する（４）。
そして、第１の同期化回路11の出力信号Q2と第２の同
期化回路12の出力信号Q4は一致検出回路13に入る。とこ
ろで、先出力信号Q1,Q2はそれぞれ確定しているので、
出力信号C1は一致しているという論理『１』が入る
（５）。このため、クロックT3の立ち上がりに同期され
て（６）、第５のDFF21−５への入力信号Q2が同期信号
Ｙとして出力される（７）。
期化回路12の出力信号Q4は一致検出回路13に入る。とこ
ろで、先出力信号Q1,Q2はそれぞれ確定しているので、
出力信号C1は一致しているという論理『１』が入る
（５）。このため、クロックT3の立ち上がりに同期され
て（６）、第５のDFF21−５への入力信号Q2が同期信号
Ｙとして出力される（７）。
第６図は本発明の実施例のタイムチャートであり、非
同期信号のデータの変わり目がクロックパルスの立ち上
がりに一致している時の例である。まず、32ビットの入
力非同期信号Ｘが第１の同期化回路11に入る場合を考え
る。入力非同期信号Ｘは、第１の同期化回路の第１のDF
F21−１のクロックT0の立ち上がりに同期して、出力信
号Q1が出力される（１）′。この場合は、データの切り
換わりタイミングと、クロックT0の取り込みタイミング
は一致しているため、出力信号Q1は不定となり確定しな
い。即ち、“0"と“1"にふれた後、どちらか一方に安定
する。従って、32ビット中、数ビットは偶然に一致する
場合もでてくる。この不確定信号Q2は第２のDFF21−２
のクロックT2に同期させて、出力信号Q2として出力する
（２）′。この時は、出力は安定するが正確な値ではな
い。次に、32ビットの入力非同期信号Ｘが第２の同期化
回路12に入る場合を考える。入力非同期信号Ｘは、第２
の同期化回路の第３のDFF21−３のクロックT1の立ち上
がりに同期して、出力信号Q3が出力される（３）′。こ
の場合は、データの切り換わりタイミングと、クロック
T1の取り込みタイミングは一致していないため、出力信
号Q1は確定する。このため第４のDFF21−４からは確定
した出力信号Q4が出力される（４）′。一致検出回路13
に出力信号Q2とQ4が入力される。この一致検出回路13で
は全てのビットが一致しないため、どれかのEXNOR回路
からは論理『０』が出力される。どれか１つでも論理
『０』があれば、アンド回路の出力信号C1は論理『０』
となる（５）′。このため、クロックT3とのアンドをと
った第５のDFF21−５は前の出力を保つ（６）′。
同期信号のデータの変わり目がクロックパルスの立ち上
がりに一致している時の例である。まず、32ビットの入
力非同期信号Ｘが第１の同期化回路11に入る場合を考え
る。入力非同期信号Ｘは、第１の同期化回路の第１のDF
F21−１のクロックT0の立ち上がりに同期して、出力信
号Q1が出力される（１）′。この場合は、データの切り
換わりタイミングと、クロックT0の取り込みタイミング
は一致しているため、出力信号Q1は不定となり確定しな
い。即ち、“0"と“1"にふれた後、どちらか一方に安定
する。従って、32ビット中、数ビットは偶然に一致する
場合もでてくる。この不確定信号Q2は第２のDFF21−２
のクロックT2に同期させて、出力信号Q2として出力する
（２）′。この時は、出力は安定するが正確な値ではな
い。次に、32ビットの入力非同期信号Ｘが第２の同期化
回路12に入る場合を考える。入力非同期信号Ｘは、第２
の同期化回路の第３のDFF21−３のクロックT1の立ち上
がりに同期して、出力信号Q3が出力される（３）′。こ
の場合は、データの切り換わりタイミングと、クロック
T1の取り込みタイミングは一致していないため、出力信
号Q1は確定する。このため第４のDFF21−４からは確定
した出力信号Q4が出力される（４）′。一致検出回路13
に出力信号Q2とQ4が入力される。この一致検出回路13で
は全てのビットが一致しないため、どれかのEXNOR回路
からは論理『０』が出力される。どれか１つでも論理
『０』があれば、アンド回路の出力信号C1は論理『０』
となる（５）′。このため、クロックT3とのアンドをと
った第５のDFF21−５は前の出力を保つ（６）′。
一方、第１の同期化回路の第１のDFF21−１では次の
クロックT1ではデータ信号の立ち上がりタイミングとは
一致しない。従って、確定した値をクロックT1に同期し
て出力することができるので出力信号Q1は確定した信号
となり（７）′、クロックT2に同期して出力される出力
信号Q2は確定する（８）′。また、第２の同期化回路で
も同様に確定した出力信号Q3,Q4を出力することになる
（９）′，（10）′。このため、一致検出回路13から
は、論理『１』の出力信号C1が出力されるので（1
1）′、クロックT3に同期化して（12）′確定した出力
信号がでることになる（13）′。
クロックT1ではデータ信号の立ち上がりタイミングとは
一致しない。従って、確定した値をクロックT1に同期し
て出力することができるので出力信号Q1は確定した信号
となり（７）′、クロックT2に同期して出力される出力
信号Q2は確定する（８）′。また、第２の同期化回路で
も同様に確定した出力信号Q3,Q4を出力することになる
（９）′，（10）′。このため、一致検出回路13から
は、論理『１』の出力信号C1が出力されるので（1
1）′、クロックT3に同期化して（12）′確定した出力
信号がでることになる（13）′。
以上説明した様に、本発明によれば非同期信号の有効
をあらわすストローブ信号やこのストローブ同期化クロ
ックを用いない。このため、取り込む非同期信号に対す
るストローブ同期化クロックのサイクルタイムを考慮す
る必要はない。更に、非同期信号の信号変化時期とクロ
ックの立ち上がタイミングが一致していても確実に有効
な非同期信号を出力信号として出力することができる。
をあらわすストローブ信号やこのストローブ同期化クロ
ックを用いない。このため、取り込む非同期信号に対す
るストローブ同期化クロックのサイクルタイムを考慮す
る必要はない。更に、非同期信号の信号変化時期とクロ
ックの立ち上がタイミングが一致していても確実に有効
な非同期信号を出力信号として出力することができる。
従って、非同期信号をクロックに同期させて確実に出
力することができる。
力することができる。
第１図は本発明の原理説明図、 第２図は本発明の一実施例を示すブロック図、 第３図は一致検出回路の一実施例構成図、 第４図はクロックタイミング図、 第５図は本発明の一実施例のタイムチャート図（非同期
信号の立ち上がりと不一致の時）、 第６図は本発明の一実施例のタイムチャート図（非同期
信号の立ち上がりと一致の時）、 第７図は１ビットの時の同期化回路、 第８図はタイムチャート（１ビット時）、 第９図は複数ビットの時の同期化回路、 第10図はタイムチャート（複数ビット時）……クロック
５サイクルタイム 第11図はタイムチャート（複数ビット時）……クロック
３サイクルタイム である。 図中、 11:第１の同期化回路 12:第２の同期化回路 13:一致検出回路 14:第３の同期化回路 である。
信号の立ち上がりと不一致の時）、 第６図は本発明の一実施例のタイムチャート図（非同期
信号の立ち上がりと一致の時）、 第７図は１ビットの時の同期化回路、 第８図はタイムチャート（１ビット時）、 第９図は複数ビットの時の同期化回路、 第10図はタイムチャート（複数ビット時）……クロック
５サイクルタイム 第11図はタイムチャート（複数ビット時）……クロック
３サイクルタイム である。 図中、 11:第１の同期化回路 12:第２の同期化回路 13:一致検出回路 14:第３の同期化回路 である。
Claims (1)
- 【請求項１】非同期信号をクロックに同期して出力する
同期化回路において、 非同期信号の各ビットをラッチする第１の同期化回路
と、 第１の同期化回路が非同期信号をラッチする時期より一
定周期毎に、非同期信号の各ビットをラッチする第２の
同期化回路と、 第１の同期化回路の出力と第２の同期化の出力の対応す
る全てのビットが等しいことを検出する一致検出回路
と、 該一致検出回路により一致を検出した時は、第１の同期
化回路又は第２の同期化回路の出力信号をラッチする第
３の同期化回路を有することを特徴とする同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340403A JPH081572B2 (ja) | 1989-12-29 | 1989-12-29 | 同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340403A JPH081572B2 (ja) | 1989-12-29 | 1989-12-29 | 同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03202910A JPH03202910A (ja) | 1991-09-04 |
| JPH081572B2 true JPH081572B2 (ja) | 1996-01-10 |
Family
ID=18336617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340403A Expired - Fee Related JPH081572B2 (ja) | 1989-12-29 | 1989-12-29 | 同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081572B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4610423B2 (ja) * | 2005-06-22 | 2011-01-12 | 川崎マイクロエレクトロニクス株式会社 | データ転送回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0797777B2 (ja) * | 1986-10-24 | 1995-10-18 | 株式会社日立製作所 | ノイズサプレス回路 |
-
1989
- 1989-12-29 JP JP1340403A patent/JPH081572B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03202910A (ja) | 1991-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |