JPH0797777B2 - ノイズサプレス回路 - Google Patents
ノイズサプレス回路Info
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- JPH0797777B2 JPH0797777B2 JP61251724A JP25172486A JPH0797777B2 JP H0797777 B2 JPH0797777 B2 JP H0797777B2 JP 61251724 A JP61251724 A JP 61251724A JP 25172486 A JP25172486 A JP 25172486A JP H0797777 B2 JPH0797777 B2 JP H0797777B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ノイズサプレス回路に関するもので、例え
ば、データ通信用のSCI（シリアル・コミニュケーショ
ン・インタフェース）装置に利用して有効な技術に関す
るものである。
ば、データ通信用のSCI（シリアル・コミニュケーショ
ン・インタフェース）装置に利用して有効な技術に関す
るものである。
ディジタル信号路に発生する短い時間幅のノイズを除去
するノイズサプレス回路として、例えば1979年７月、
（株）ラジオ技術社発行の横井与次郎著『ディジタルIC
実用回路マニュアル』の396頁に記載されているパルス
幅弁別回路などが公知である。
するノイズサプレス回路として、例えば1979年７月、
（株）ラジオ技術社発行の横井与次郎著『ディジタルIC
実用回路マニュアル』の396頁に記載されているパルス
幅弁別回路などが公知である。
上記に記載されるパルス幅弁別回路は、弁別するノイズ
の時間幅を任意に設定することが困難であり、またサン
プリングクロック信号に同期して動作するディジタルデ
ータ通信用のSCI装置との適合性が不充分である。この
ため、本願発明者等は、この発明に先立って、サンプリ
ングクロック信号に同期してノイズ弁別動作を行う第４
図のノイズサプレス回路を開発した。
の時間幅を任意に設定することが困難であり、またサン
プリングクロック信号に同期して動作するディジタルデ
ータ通信用のSCI装置との適合性が不充分である。この
ため、本願発明者等は、この発明に先立って、サンプリ
ングクロック信号に同期してノイズ弁別動作を行う第４
図のノイズサプレス回路を開発した。
このノイズサプレス回路は、エッジトリガードＤ型フリ
ップフロップF1〜F3からなる３ビットのシフトレジスタ
と、アンドゲート回路AG7〜AG9及びオアゲート回路OG1
からなる多数決ゲート回路により構成される。第５図の
タイミング図に示されるように、受信ディジタル信号RD
はサンプリングクロック信号φｓの立ち上がりエッジに
同期してシフトされ、シフトレジスタの出力信号s1〜s3
が形成される。これらの出力信号s1〜s3は多数決ゲート
回路に入力され、ノイズサプレス受信信号NSDが得られ
る。すなわち、このノイズサプレス受信信号NSDは、シ
フトレジスタの出力信号s1〜s3のうちいずれか二つがと
もにハイレベルであるときにハイレベルとされる。した
がって、第５図の（ｆ）〜（ｉ）の例に示されるよう
に、ノイズサプレス受信信号NSDは、受信ディジタル信
号RDがハイレベルである期間においてサンプリングクロ
ック信号φｓの立ち上がりエッジが２回以上包含された
場合に、ハイレベルとされる。言い換えると、受信ディ
ジタル信号RDがハイレベルである期間をTrとしサンプリ
ングクロック信号φｓの周期をTsとした場合、受信ディ
ジタル信号RDは、 Tr＞２×Ts であるときにノイズサプレス受信信号NSDとして後段のS
CI装置に伝達され、 Tr＜Ts であるときにノイズとして除去される。また、 Ts＜Tr＜２×Ts であるときには、受信ディジタル信号RDとサンプリング
クロック信号φｓの位相関係によって、ノイズサプレス
受信信号NSDとして伝達されたりノイズとして除去され
たりする。つまり、第４図のノイズサプレスにおいて、
サンプリングクロック信号φｓの周期の２倍以上の期間
ハイレベルとされる受信ディジタル信号RDは意味を持つ
受信信号として確実に伝達され、またサンプリングクロ
ック信号φｓの周期以内ハイレベルとされる受信ディジ
タル信号RDは確実にノイズとして除去される。
ップフロップF1〜F3からなる３ビットのシフトレジスタ
と、アンドゲート回路AG7〜AG9及びオアゲート回路OG1
からなる多数決ゲート回路により構成される。第５図の
タイミング図に示されるように、受信ディジタル信号RD
はサンプリングクロック信号φｓの立ち上がりエッジに
同期してシフトされ、シフトレジスタの出力信号s1〜s3
が形成される。これらの出力信号s1〜s3は多数決ゲート
回路に入力され、ノイズサプレス受信信号NSDが得られ
る。すなわち、このノイズサプレス受信信号NSDは、シ
フトレジスタの出力信号s1〜s3のうちいずれか二つがと
もにハイレベルであるときにハイレベルとされる。した
がって、第５図の（ｆ）〜（ｉ）の例に示されるよう
に、ノイズサプレス受信信号NSDは、受信ディジタル信
号RDがハイレベルである期間においてサンプリングクロ
ック信号φｓの立ち上がりエッジが２回以上包含された
場合に、ハイレベルとされる。言い換えると、受信ディ
ジタル信号RDがハイレベルである期間をTrとしサンプリ
ングクロック信号φｓの周期をTsとした場合、受信ディ
ジタル信号RDは、 Tr＞２×Ts であるときにノイズサプレス受信信号NSDとして後段のS
CI装置に伝達され、 Tr＜Ts であるときにノイズとして除去される。また、 Ts＜Tr＜２×Ts であるときには、受信ディジタル信号RDとサンプリング
クロック信号φｓの位相関係によって、ノイズサプレス
受信信号NSDとして伝達されたりノイズとして除去され
たりする。つまり、第４図のノイズサプレスにおいて、
サンプリングクロック信号φｓの周期の２倍以上の期間
ハイレベルとされる受信ディジタル信号RDは意味を持つ
受信信号として確実に伝達され、またサンプリングクロ
ック信号φｓの周期以内ハイレベルとされる受信ディジ
タル信号RDは確実にノイズとして除去される。
ところが、このようなノイズサプレス回路をさらに高い
周波数のディジタル通信系で用いようとした場合、受信
ディジタル信号RDを確実に伝達するためには、サンプリ
ングクロック信号φｓを受信ディジタル信号RDに含まれ
る最高周波数の２倍の周波数としなくてはならない。し
たがって、信号伝達の遅延時間や信号波形のなまりなど
に対処し、信号伝達信号を確保するためには、さらに高
速動作しうる高性能の部品を使用せざるをえず、ノイズ
サプレス回路のコスト上昇の原因となっている。
周波数のディジタル通信系で用いようとした場合、受信
ディジタル信号RDを確実に伝達するためには、サンプリ
ングクロック信号φｓを受信ディジタル信号RDに含まれ
る最高周波数の２倍の周波数としなくてはならない。し
たがって、信号伝達の遅延時間や信号波形のなまりなど
に対処し、信号伝達信号を確保するためには、さらに高
速動作しうる高性能の部品を使用せざるをえず、ノイズ
サプレス回路のコスト上昇の原因となっている。
この発明の目的は、弁別特性を改善し低コスト化を図っ
たノイズサプレス回路を提供することにある。
たノイズサプレス回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、ノ
イズサプレス回路を、サンプリングクロック信号の立ち
上がりエッジ及び立ち下がりエッジに同期してそれぞれ
受信ディジタル信号をシフトする二つのシフトレジスタ
と、これらのシフトレジスタの所定ビットの出力信号を
受ける多数決論理回路により構成するものである。
を簡単に説明すれば、下記の通りである。すなわち、ノ
イズサプレス回路を、サンプリングクロック信号の立ち
上がりエッジ及び立ち下がりエッジに同期してそれぞれ
受信ディジタル信号をシフトする二つのシフトレジスタ
と、これらのシフトレジスタの所定ビットの出力信号を
受ける多数決論理回路により構成するものである。
上記した手段によれば、サンプリングクロック信号の周
期以上の期間ハイレベルとされる受信ディジタル信号を
確実に受信データとして伝達できるとともに、サンプリ
ングクロック信号φｓの周期の２分の１以内ハイレベル
とされる受信ディジタル信号をノイズとして確実に除去
することができるため、サンプリングクロック信号の周
波数を高くすることなくノイズサプレス回路の弁別特性
を向上することができ、その低コスト化を図ることがで
きる。
期以上の期間ハイレベルとされる受信ディジタル信号を
確実に受信データとして伝達できるとともに、サンプリ
ングクロック信号φｓの周期の２分の１以内ハイレベル
とされる受信ディジタル信号をノイズとして確実に除去
することができるため、サンプリングクロック信号の周
波数を高くすることなくノイズサプレス回路の弁別特性
を向上することができ、その低コスト化を図ることがで
きる。
第３図には、この発明が適用されたノイズサプレス回路
を用いたディジタル通信系の受信回路の一実施例を示す
ブロック図が示されている。特に制限されないが、この
受信回路は、SCI（シリアル・コミニュケーション・イ
ンターフェイス）装置とともに、公知の半導体集積回路
の製造技術により、一個の半導体基板上に形成される。
を用いたディジタル通信系の受信回路の一実施例を示す
ブロック図が示されている。特に制限されないが、この
受信回路は、SCI（シリアル・コミニュケーション・イ
ンターフェイス）装置とともに、公知の半導体集積回路
の製造技術により、一個の半導体基板上に形成される。
同図において、図示されない受信バッファを経て入力さ
れる受信ディジタル信号RDは、ノイズサプレス回路NSに
供給される。
れる受信ディジタル信号RDは、ノイズサプレス回路NSに
供給される。
ノイズサプレス回路NSは、特に制限されないが、クロッ
ク発生回路CGによって形成されるサンプリングクロック
信号φｓを受け、後述する方法によって、受信ディジタ
ル信号RDに含まれるパルス性ノイズを除去し、ノイズサ
プレス受信信号NSDを形成する。
ク発生回路CGによって形成されるサンプリングクロック
信号φｓを受け、後述する方法によって、受信ディジタ
ル信号RDに含まれるパルス性ノイズを除去し、ノイズサ
プレス受信信号NSDを形成する。
ノイズサプレス受信信号NSDは、後段のSCI装置に伝達さ
れるとともに、ディジタルPLL（フェーズ・ロックド・
ループ）回路DPLLに供給される。SCI装置は、この受信
ディジタル信号RDに適当な処理を施した後、受信データ
を形成して受信側のコンピュータに伝達する。
れるとともに、ディジタルPLL（フェーズ・ロックド・
ループ）回路DPLLに供給される。SCI装置は、この受信
ディジタル信号RDに適当な処理を施した後、受信データ
を形成して受信側のコンピュータに伝達する。
ディジタルPLL回路DPLLは、クロック発生回路CGから供
給されるサンプリングクロック信号φｓをもとに、ノイ
ズサプレス受信信号NSDに位相同期されたクロックパル
スCpを形成して、SCI装置に供給する。
給されるサンプリングクロック信号φｓをもとに、ノイ
ズサプレス受信信号NSDに位相同期されたクロックパル
スCpを形成して、SCI装置に供給する。
第１図には、第３図のノイズサプレス回路NSの一実施例
の回路図が示されている。
の回路図が示されている。
第１図において、受信ディジタル信号RDは、第１のシフ
トレジスタを構成する第１のフリップフロップFA1のデ
ータ入力端子Ｄに供給されるとともに、第２のシフトレ
ジスタを構成する第３のフリップフロップFB1のデータ
入力端子Ｄに供給される。フリップフロップFA1の非反
転出力信号Ｑは、第１のシフトレジスタを構成する第２
のフリップフロップFA2のデータ入力端子Ｄに供給され
る。また、フリップフロップFB1の非反転出力信号Ｑ
は、第２のシフトレジスタを構成する第４のフリップフ
ロップFB2のデータ入力端子Ｄに供給される。特に制限
されないが、これらのフリップフロップFA1,FA2及びFB
1,FB2は、エッジトリガードＤ型フリップフロップによ
って構成される。
トレジスタを構成する第１のフリップフロップFA1のデ
ータ入力端子Ｄに供給されるとともに、第２のシフトレ
ジスタを構成する第３のフリップフロップFB1のデータ
入力端子Ｄに供給される。フリップフロップFA1の非反
転出力信号Ｑは、第１のシフトレジスタを構成する第２
のフリップフロップFA2のデータ入力端子Ｄに供給され
る。また、フリップフロップFB1の非反転出力信号Ｑ
は、第２のシフトレジスタを構成する第４のフリップフ
ロップFB2のデータ入力端子Ｄに供給される。特に制限
されないが、これらのフリップフロップFA1,FA2及びFB
1,FB2は、エッジトリガードＤ型フリップフロップによ
って構成される。
第１のシフトレジスタを構成するフリップフロップFA1
及びFA2のクロック入力端子Cpには、サンプリングクロ
ック信号φｓが供給される。また、第２のシフトレジス
タを構成するフリップフロップFB1及びFB2のクロック入
力端子Cpには、サンプリングクロック信号φｓのインバ
ータ回路N1による反転信号が供給される。これにより、
フリップフロップFA1及びFA2からなる第１のシフトレジ
スタは、受信ディジタル信号RDをサンプリングクロック
信号φｓの立ち上がりエッジに同期して伝達する。ま
た、フリップフロップFB1及びFB2からなる第２のシフト
レジスタは、受信ディジタル信号RDはサンプリングクロ
ック信号φｓの立ち下がりエッジに同期して伝達する。
及びFA2のクロック入力端子Cpには、サンプリングクロ
ック信号φｓが供給される。また、第２のシフトレジス
タを構成するフリップフロップFB1及びFB2のクロック入
力端子Cpには、サンプリングクロック信号φｓのインバ
ータ回路N1による反転信号が供給される。これにより、
フリップフロップFA1及びFA2からなる第１のシフトレジ
スタは、受信ディジタル信号RDをサンプリングクロック
信号φｓの立ち上がりエッジに同期して伝達する。ま
た、フリップフロップFB1及びFB2からなる第２のシフト
レジスタは、受信ディジタル信号RDはサンプリングクロ
ック信号φｓの立ち下がりエッジに同期して伝達する。
フリップフロップFA1,FB1及びFA2の出力信号sa1,sb1及
びsa2は、アンドゲート回路AG1〜AG3及びノアゲート回
路NOG1からなる第１の多数決ゲート回路に供給される。
また、フリップフロップFA1,FB1及びFB2の出力信号sa1,
sb1及びsb2は、アンドゲート回路AG4〜AG6及びノアゲー
ト回路NOG2からなる第２の多数決ゲート回路に供給され
る。
びsa2は、アンドゲート回路AG1〜AG3及びノアゲート回
路NOG1からなる第１の多数決ゲート回路に供給される。
また、フリップフロップFA1,FB1及びFB2の出力信号sa1,
sb1及びsb2は、アンドゲート回路AG4〜AG6及びノアゲー
ト回路NOG2からなる第２の多数決ゲート回路に供給され
る。
第１の多数決ゲート回路において、アンドゲート回路AG
1の第１及び第２の入力端子には、フリップフロップFA1
の出力信号sa1とフリップフロップFB1の出力信号sb1が
それぞれ供給される。また、アンドゲート回路AG2の第
１及び第２の入力端子には、フリップフロップFA1の出
力信号sa1とフリップフロップFA2の出力信号sa2がそれ
ぞれ供給される。同様に、アンドゲート回路AG3の第１
及び第２の入力端子には、フリップフロップFB1の出力
信号sb1とフリップフロップFA2の出力信号sa2がそれぞ
れ供給される。アンドゲート回路AG1〜AG3の出力信号
は、ノアゲート回路NOG1の第１〜第３の入力端子にそれ
ぞれ供給される。これにより、ノアゲート回路NOG1の出
力信号は、受信ディジタル信号RDが入力されない通常の
状態においてハイレベルとされ、受信ディジタル信号RD
が入力され第１及び第２のシフトレジスタ内をシフトさ
れることによって、フリップフロップFA1,FB1及びFA2の
出力信号sa1,sb1及びsa2のうちいずれか二つがハイレベ
ルとなったとき、ロウレベルとされる。ノアゲート回路
NOG1の出力信号は、ナンドゲート回路NAG1の第１の入力
端子に供給される。
1の第１及び第２の入力端子には、フリップフロップFA1
の出力信号sa1とフリップフロップFB1の出力信号sb1が
それぞれ供給される。また、アンドゲート回路AG2の第
１及び第２の入力端子には、フリップフロップFA1の出
力信号sa1とフリップフロップFA2の出力信号sa2がそれ
ぞれ供給される。同様に、アンドゲート回路AG3の第１
及び第２の入力端子には、フリップフロップFB1の出力
信号sb1とフリップフロップFA2の出力信号sa2がそれぞ
れ供給される。アンドゲート回路AG1〜AG3の出力信号
は、ノアゲート回路NOG1の第１〜第３の入力端子にそれ
ぞれ供給される。これにより、ノアゲート回路NOG1の出
力信号は、受信ディジタル信号RDが入力されない通常の
状態においてハイレベルとされ、受信ディジタル信号RD
が入力され第１及び第２のシフトレジスタ内をシフトさ
れることによって、フリップフロップFA1,FB1及びFA2の
出力信号sa1,sb1及びsa2のうちいずれか二つがハイレベ
ルとなったとき、ロウレベルとされる。ノアゲート回路
NOG1の出力信号は、ナンドゲート回路NAG1の第１の入力
端子に供給される。
一方、第２の多数決ゲート回路において、アンドゲート
回路AG4の第１及び第２の入力端子には、フリップフロ
ップFA1の出力信号sa1とフリップフロップFB1の出力信
号sb1がそれぞれ供給される。また、アンドゲート回路A
G5の第１及び第２の入力端子には、フリップフロップFA
1の出力信号sa1とフリップフロップFB2の出力信号sb2が
それぞれ供給される。同様に、アンドゲート回路AG6の
第１及び第２の入力端子には、フリップフロップFB1の
出力信号sb1とフリップフロップFB2の出力信号sb2がそ
れぞれ供給される。アンドゲート回路AG4〜AG6の出力信
号は、ノアゲート回路NOG2の第１〜第３の入力端子にそ
れぞれ供給される。これにより、ノアゲート回路NOG2の
出力信号は、上記ノアゲート回路NOG1と同様に、受信デ
ィジタル信号RDが入力されない通常の状態においてハイ
レベルとされ、受信ディジタル信号RDが入力され第１及
び第２のシフトレジスタ内をシフトされることによっ
て、フリップフロップFA1,FB1及びFB2の出力信号sa1,sb
1及びsb2のうちいずれか二つがハイレベルとなったと
き、ロウレベルとされる。ノアゲート回路NOG2の出力信
号は、ナンドゲート回路NAG1の第２の入力端子に供給さ
れる。ナンドゲート回路NAG1の出力信号は、ノイズサプ
レス受信信号NSDとして、後段のSCI装置及びディジタル
PLL回路DPLLに供給される。
回路AG4の第１及び第２の入力端子には、フリップフロ
ップFA1の出力信号sa1とフリップフロップFB1の出力信
号sb1がそれぞれ供給される。また、アンドゲート回路A
G5の第１及び第２の入力端子には、フリップフロップFA
1の出力信号sa1とフリップフロップFB2の出力信号sb2が
それぞれ供給される。同様に、アンドゲート回路AG6の
第１及び第２の入力端子には、フリップフロップFB1の
出力信号sb1とフリップフロップFB2の出力信号sb2がそ
れぞれ供給される。アンドゲート回路AG4〜AG6の出力信
号は、ノアゲート回路NOG2の第１〜第３の入力端子にそ
れぞれ供給される。これにより、ノアゲート回路NOG2の
出力信号は、上記ノアゲート回路NOG1と同様に、受信デ
ィジタル信号RDが入力されない通常の状態においてハイ
レベルとされ、受信ディジタル信号RDが入力され第１及
び第２のシフトレジスタ内をシフトされることによっ
て、フリップフロップFA1,FB1及びFB2の出力信号sa1,sb
1及びsb2のうちいずれか二つがハイレベルとなったと
き、ロウレベルとされる。ノアゲート回路NOG2の出力信
号は、ナンドゲート回路NAG1の第２の入力端子に供給さ
れる。ナンドゲート回路NAG1の出力信号は、ノイズサプ
レス受信信号NSDとして、後段のSCI装置及びディジタル
PLL回路DPLLに供給される。
これらのことから、ナンドゲート回路NAG1の出力信号す
なわちノイズサプレス受信信号NSDは、受信ディジタル
信号RDが入力されない通常の状態においてロウレベルと
され、ノアゲート回路NOG1又はノアゲート回路NOG2の出
力信号の一方がロウレベルとなったとき、ハイレベルと
される。つまり、ナンドゲート回路NAG1の出力信号は、
第１又は第２の多数決ゲート回路の条件が成立したと
き、すなわち NSD＝（sa1・sb1＋sa1・sa2＋sb1・sa2） ＋（sa1・sb1＋sa1・sb2＋sb1・sb2） なる論理条件において、ハイレベルとされる。
なわちノイズサプレス受信信号NSDは、受信ディジタル
信号RDが入力されない通常の状態においてロウレベルと
され、ノアゲート回路NOG1又はノアゲート回路NOG2の出
力信号の一方がロウレベルとなったとき、ハイレベルと
される。つまり、ナンドゲート回路NAG1の出力信号は、
第１又は第２の多数決ゲート回路の条件が成立したと
き、すなわち NSD＝（sa1・sb1＋sa1・sa2＋sb1・sa2） ＋（sa1・sb1＋sa1・sb2＋sb1・sb2） なる論理条件において、ハイレベルとされる。
第２図には、第１図のノイズサプレス回路NSの一実施例
のタイミング図が示されている。
のタイミング図が示されている。
同図において、受信ディジタル信号RDがサンプリングク
ロック信号φｓの立ち上がりエッジにおいてハイレベル
である場合、第１のシフトレジスタを構成するフリップ
フロップFA1の出力信号sa1がハイレベルとなる。また、
受信ディジタル信号RDがサンプリングクロック信号φｓ
の立ち下がりエッジにおいてハイレベルである場合、第
２のシフトレジスタを構成するフリップフロップFB1の
出力信号sb1がハイレベルとなる。フリップフロップFA1
の出力信号sa1のハイレベルは、サンプリングクロック
信号φｓの立ち上がりエッジによってフリップフロップ
FA2に伝達される。また、フリップフロップFB1の出力信
号sb1のハイレベルは、サンプリングクロック信号φｓ
の立ち上がりエッジによってフリップフロップFB2に伝
達される。前述のように、フリップフロップFA1,FA2及
びFB1,FB2はエッジトリガードＤ型フリップフロップで
構成され、受信ディジタル信号RDがロウレベルとなった
場合でもフリップフロップFA1及びFB1の出力信号sa1,sb
1はサンプリングクロック信号φｓの立ち上がり又は立
ち下がりにやや遅れてロウレベルとなるため、フリップ
フロップFA1及びFB1の出力信号sa1,sb1のハイレベルは
確実にフリップフロップFA2又はFB2に伝達される。
ロック信号φｓの立ち上がりエッジにおいてハイレベル
である場合、第１のシフトレジスタを構成するフリップ
フロップFA1の出力信号sa1がハイレベルとなる。また、
受信ディジタル信号RDがサンプリングクロック信号φｓ
の立ち下がりエッジにおいてハイレベルである場合、第
２のシフトレジスタを構成するフリップフロップFB1の
出力信号sb1がハイレベルとなる。フリップフロップFA1
の出力信号sa1のハイレベルは、サンプリングクロック
信号φｓの立ち上がりエッジによってフリップフロップ
FA2に伝達される。また、フリップフロップFB1の出力信
号sb1のハイレベルは、サンプリングクロック信号φｓ
の立ち上がりエッジによってフリップフロップFB2に伝
達される。前述のように、フリップフロップFA1,FA2及
びFB1,FB2はエッジトリガードＤ型フリップフロップで
構成され、受信ディジタル信号RDがロウレベルとなった
場合でもフリップフロップFA1及びFB1の出力信号sa1,sb
1はサンプリングクロック信号φｓの立ち上がり又は立
ち下がりにやや遅れてロウレベルとなるため、フリップ
フロップFA1及びFB1の出力信号sa1,sb1のハイレベルは
確実にフリップフロップFA2又はFB2に伝達される。
フリップフロップFA1,FA2及びFB1,FB2の出力信号sa1,sa
2及びsb1,sb2は、第１及び第２の多数決ゲート回路にお
いて、サンプリングクロック信号φｓの半周期ごとに前
述の論理式に示される多数決論理がとられ、ノイズサプ
レス受信信号NSDが形成される。
2及びsb1,sb2は、第１及び第２の多数決ゲート回路にお
いて、サンプリングクロック信号φｓの半周期ごとに前
述の論理式に示される多数決論理がとられ、ノイズサプ
レス受信信号NSDが形成される。
したがって、第２図の（ａ），（ｂ）及び（ｃ）の例に
示されるように、受信ディジタル信号RDのハイレベル期
間においてサンプリングクロック信号φｓの立ち上がり
エッジ又は立ち下がりエッジのどちらか一方が一回しか
包含されない場合、受信ディジタル信号RDはノイズとし
て除去され、ノイズサプレス受信信号NSDはロウレベル
のままとされる。一方、第２図の（ｄ）及び（ｅ）の例
に示されるように、受信ディジタル信号RDのハイレベル
期間においてサンプリングクロック信号φｓの立ち上が
りエッジ及び立ち下がりエッジがともに一回以上包含さ
れる場合、ノイズサプレス受信信号NSDが受信ディジタ
ル信号RDのハイレベル期間に近似する期間ハイレベルと
され、受信ディジタル信号RDは意味を持つ受信信号とし
て伝達される。
示されるように、受信ディジタル信号RDのハイレベル期
間においてサンプリングクロック信号φｓの立ち上がり
エッジ又は立ち下がりエッジのどちらか一方が一回しか
包含されない場合、受信ディジタル信号RDはノイズとし
て除去され、ノイズサプレス受信信号NSDはロウレベル
のままとされる。一方、第２図の（ｄ）及び（ｅ）の例
に示されるように、受信ディジタル信号RDのハイレベル
期間においてサンプリングクロック信号φｓの立ち上が
りエッジ及び立ち下がりエッジがともに一回以上包含さ
れる場合、ノイズサプレス受信信号NSDが受信ディジタ
ル信号RDのハイレベル期間に近似する期間ハイレベルと
され、受信ディジタル信号RDは意味を持つ受信信号とし
て伝達される。
すなわち、受信ディジタル信号RDがハイレベルとされる
期間をTrとしサンプリングクロック信号φｓの周期をTs
とすると、受信ディジタル信号RDは、第２図の（ｅ）の
例に示されるように、 Tr＞TS であるときにハイレベルのノイズサプレス受信信号NSD
として後段のSCI装置に伝達され、（ａ）及び（ｂ）の
例に示されるように、 Tr＜Ts/2 であるときにノイズとして除去される。また、（ｃ）及
び（ｄ）の例に示されるように、 Ts/2＜Tr＜Ts であるときには、受信ディジタル信号RDとサンプリング
クロック信号φｓの位相関係によって、ノイズサプレス
受信信号NSDとして伝達されたりノイズとして除去され
たりする。つまり、この実施例のノイズサプレス回路で
は、サンプリングクロック信号φｓの周期Ts以上の時間
幅ハイレベルとされる受信ディジタル信号RDは意味を持
つ受信信号として確実に伝達され、またサンプリングク
ロック信号φｓの周期Tsの二分の一以内の時間幅ハイレ
ベルとされる受信ディジタル信号RDはノイズとして確実
に除去される。
期間をTrとしサンプリングクロック信号φｓの周期をTs
とすると、受信ディジタル信号RDは、第２図の（ｅ）の
例に示されるように、 Tr＞TS であるときにハイレベルのノイズサプレス受信信号NSD
として後段のSCI装置に伝達され、（ａ）及び（ｂ）の
例に示されるように、 Tr＜Ts/2 であるときにノイズとして除去される。また、（ｃ）及
び（ｄ）の例に示されるように、 Ts/2＜Tr＜Ts であるときには、受信ディジタル信号RDとサンプリング
クロック信号φｓの位相関係によって、ノイズサプレス
受信信号NSDとして伝達されたりノイズとして除去され
たりする。つまり、この実施例のノイズサプレス回路で
は、サンプリングクロック信号φｓの周期Ts以上の時間
幅ハイレベルとされる受信ディジタル信号RDは意味を持
つ受信信号として確実に伝達され、またサンプリングク
ロック信号φｓの周期Tsの二分の一以内の時間幅ハイレ
ベルとされる受信ディジタル信号RDはノイズとして確実
に除去される。
以上のように、この実施例のノイズサプレス回路NSに
は、受信ディジタル信号RDをサンプリングクロック信号
φｓの立ち上がりエッジに同期して伝達する第１のシフ
トレジスタと、受信ディジタル信号RDをサンプリングク
ロック信号φｓの立ち下がりエッジに同期して伝達する
第２のシフトレジスタが設けられ、さらにこれらのシフ
トレジスタの所定の出力信号を受ける多数決論理回路に
よって、ノイズサプレス受信信号NSDが形成される。し
たがって、サンプリングクロック信号φｓの周期Ts以上
の受信ディジタル信号RDが意味を持つ受信信号として伝
達されるとともに、サンプリングクロック信号φｓの周
期Tsの二分の一以内の受信ディジタル信号RDはノイズと
して除去される。このため、サンプリングクロック信号
φｓの周波数を高くしないにもかかわらず、ノイズサプ
レス回路としての弁別特性が向上され、第４図に示され
るノイズサプレス回路に比較して２倍の周波数のディジ
タル信号を弁別することができる。
は、受信ディジタル信号RDをサンプリングクロック信号
φｓの立ち上がりエッジに同期して伝達する第１のシフ
トレジスタと、受信ディジタル信号RDをサンプリングク
ロック信号φｓの立ち下がりエッジに同期して伝達する
第２のシフトレジスタが設けられ、さらにこれらのシフ
トレジスタの所定の出力信号を受ける多数決論理回路に
よって、ノイズサプレス受信信号NSDが形成される。し
たがって、サンプリングクロック信号φｓの周期Ts以上
の受信ディジタル信号RDが意味を持つ受信信号として伝
達されるとともに、サンプリングクロック信号φｓの周
期Tsの二分の一以内の受信ディジタル信号RDはノイズと
して除去される。このため、サンプリングクロック信号
φｓの周波数を高くしないにもかかわらず、ノイズサプ
レス回路としての弁別特性が向上され、第４図に示され
るノイズサプレス回路に比較して２倍の周波数のディジ
タル信号を弁別することができる。
以上の本実施例に示されるように、この発明をデータ通
信網のSCI装置などに含まれるノイズサプレス回路に適
用した場合、次のような効果が得られる。すなわち、 （１）受信ディジタル信号をサンプリングクロック信号
の立ち上がりエッジに同期して伝達する第１のシフトレ
ジスタと、受信ディジタル信号をサンプリングクロック
信号の立ち下がりエッジに同期して伝達する第２のシフ
トレジスタと、これらのシフトレジスタの所定ビットの
出力信号を受ける多数決論理回路によりノイズサプレス
回路を構成することで、サンプリングクロック信号の周
期以上の時間幅とされる受信ディジタル信号を意味を持
つ受信信号として確実に伝達できるとともに、サンプリ
ングクロック信号φｓの周期の二分の一以内の受信ディ
ジタル信号をノイズとして確実に除去することができる
という効果が得られる。
信網のSCI装置などに含まれるノイズサプレス回路に適
用した場合、次のような効果が得られる。すなわち、 （１）受信ディジタル信号をサンプリングクロック信号
の立ち上がりエッジに同期して伝達する第１のシフトレ
ジスタと、受信ディジタル信号をサンプリングクロック
信号の立ち下がりエッジに同期して伝達する第２のシフ
トレジスタと、これらのシフトレジスタの所定ビットの
出力信号を受ける多数決論理回路によりノイズサプレス
回路を構成することで、サンプリングクロック信号の周
期以上の時間幅とされる受信ディジタル信号を意味を持
つ受信信号として確実に伝達できるとともに、サンプリ
ングクロック信号φｓの周期の二分の一以内の受信ディ
ジタル信号をノイズとして確実に除去することができる
という効果が得られる。
（２）上記（１）項により、サンプリングクロック信号
の周波数を高くすることなく、ノイズサプレス回路のノ
イズ弁別特性を向上できるという効果が得られる。
の周波数を高くすることなく、ノイズサプレス回路のノ
イズ弁別特性を向上できるという効果が得られる。
（３）上記（１）項及び（２）項により、比較的高い周
波数のディジタル信号についてノイズ弁別しうる低コス
トのノイズサプレス回路を実現できるという効果が得ら
れる。
波数のディジタル信号についてノイズ弁別しうる低コス
トのノイズサプレス回路を実現できるという効果が得ら
れる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨は逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、第１図及び第２のシフトレジスタは３ビット以上の
ものであってもよいし、エッジトリガードＤ型フリップ
フロップ以外のフリップフロップを用いるものであって
もよい。また、多数決ゲート回路は、ノアゲート回路NO
G1,NOG2及びナンドゲート回路NAG1の代わりにオアゲー
ト回路を用いるなど、ノイズサプレス回路の具体的な回
路構成は、種々の実施形態を採りうるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨は逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、第１図及び第２のシフトレジスタは３ビット以上の
ものであってもよいし、エッジトリガードＤ型フリップ
フロップ以外のフリップフロップを用いるものであって
もよい。また、多数決ゲート回路は、ノアゲート回路NO
G1,NOG2及びナンドゲート回路NAG1の代わりにオアゲー
ト回路を用いるなど、ノイズサプレス回路の具体的な回
路構成は、種々の実施形態を採りうるものである。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデータ通信網の受信
回路に含まれるノイズサプレス回路に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、他の各種のディジタル通信系におけるノイズサプレ
ス回路にも適用できる。本発明は、少なくともサンプリ
ングクロック信号に従って受信ディジタル信号のノイズ
弁別を行うノイズサプレス回路及びそのようなノイズサ
プレス回路を含むディジタル装置には適用できる。
をその背景となった利用分野であるデータ通信網の受信
回路に含まれるノイズサプレス回路に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、他の各種のディジタル通信系におけるノイズサプレ
ス回路にも適用できる。本発明は、少なくともサンプリ
ングクロック信号に従って受信ディジタル信号のノイズ
弁別を行うノイズサプレス回路及びそのようなノイズサ
プレス回路を含むディジタル装置には適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ノイズサプレス回路を、サンプリングク
ロック信号の立ち上がりエッジ及び立ち下がりエッジに
同期してそれぞれ受信ディジタル信号を伝達する二つの
シフトレジスタと、これらのシフトレジスタの所定ビッ
トの出力信号を受ける多数決論理回路により構成するこ
とで、サンプリングクロック信号の周波数を高くするこ
となく、ノイズサプレス回路のノイズ弁別特性を向上さ
せ、比較的高い周波数のディジタル信号についてノイズ
弁別しうる低コストのノイズサプレス回路を実現できる
ものである。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ノイズサプレス回路を、サンプリングク
ロック信号の立ち上がりエッジ及び立ち下がりエッジに
同期してそれぞれ受信ディジタル信号を伝達する二つの
シフトレジスタと、これらのシフトレジスタの所定ビッ
トの出力信号を受ける多数決論理回路により構成するこ
とで、サンプリングクロック信号の周波数を高くするこ
となく、ノイズサプレス回路のノイズ弁別特性を向上さ
せ、比較的高い周波数のディジタル信号についてノイズ
弁別しうる低コストのノイズサプレス回路を実現できる
ものである。
第１図は、この発明が適用されたノイズサプレス回路の
一実施例を示す回路図、 第２図は、第１図のノイズサプレス回路の一実施例を示
すタイミング図、 第３図は、第１図のノイズサプレス回路を含む受信回路
の一実施例を示すブロック図、 第４図は、この発明に先立って本願発明者等が開発した
ノイズサプレス回路の回路図、 第５図は、第４図のノイズサプレス回路のタイミング図
である。 NS……ノイズサプレス回路、SCI……シリアル・コミニ
ュケーション・インタフェース、FA1,FA2,FB1,FB2,F1〜
F3……エッジトリガードＤ型フリップフロップ、AG1〜A
G9……アンドゲート回路、NOG1,NOG2……ノアゲート回
路、NAG1……ナンドゲート回路、OG1……オアゲート回
路、N1……インバータ回路。 CG……クロック発生回路、DPLL……ディジタルPLL回
路。
一実施例を示す回路図、 第２図は、第１図のノイズサプレス回路の一実施例を示
すタイミング図、 第３図は、第１図のノイズサプレス回路を含む受信回路
の一実施例を示すブロック図、 第４図は、この発明に先立って本願発明者等が開発した
ノイズサプレス回路の回路図、 第５図は、第４図のノイズサプレス回路のタイミング図
である。 NS……ノイズサプレス回路、SCI……シリアル・コミニ
ュケーション・インタフェース、FA1,FA2,FB1,FB2,F1〜
F3……エッジトリガードＤ型フリップフロップ、AG1〜A
G9……アンドゲート回路、NOG1,NOG2……ノアゲート回
路、NAG1……ナンドゲート回路、OG1……オアゲート回
路、N1……インバータ回路。 CG……クロック発生回路、DPLL……ディジタルPLL回
路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北村 暢章 東京都小平市上水本町1448番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (56)参考文献 特開 昭62−16615（ＪＰ，Ａ) 実開 昭59−45666（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】受信ディジタル信号をサンプリングクロッ
ク信号の立ち上がりエッジに同期して直列的に伝達する
複数の記憶段を備えた第１のシフトレジスタと、 上記受信ディジタル信号をサンプリングクロック信号の
立ち下がりエッジに同期して直列的に伝達する複数の記
憶段を備えた第２のシフトレジスタと、 上記第１のシフトレジスタの相前後する記憶段の出力信
号と第２のシフトレジスタの相前後する記憶段の出力信
号とを受け、双方のシフトレジスタにおける後段の記憶
段の出力が所定の同一論理値であることを除いて、上記
４個の出力信号の内の２値以上が上記所定の同一論理値
である期間に応じて出力を所定論理値とする多数決論理
回路と、 を含んで成るものであることを特徴とするノイズサプレ
ス回路。 - 【請求項２】上記第１のシフトレジスタは複数の記憶段
としての第１及び第２のエッジトリガードＤ型フリップ
フロップにより構成され、 上記第２のシフトレジスタは複数の記憶段としての第３
及び第４のエッジトリガードＤ型フリップフロップによ
り構成され、 上記多数決論理回路は、上記第１、第２及び第３のエッ
ジトリガードＤ型フリップフロップの出力を受けて、そ
の３個の出力の内の任意の２個以上が所定の同一論理値
にされる期間に応じて所定論理値を出力する第１の多数
決ゲート回路と、上記第１、第３及び第４のエッジトリ
ガードＤ型フリップフロップの出力を受けて、その３個
の出力の内の任意の２個以上が所定の同一論理値にされ
る期間に応じて所定論理値を出力する第２の多数決ゲー
ト回路と、上記第１及び第２の多数決ゲート回路から出
力される信号を受け該入力信号の少なくとも一方が上記
所定論理値のときに、所定の論理値を出力する論理回路
とにより構成されて、 成るものであることを特徴とする特許請求の範囲第１項
記載のノイズサプレス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251724A JPH0797777B2 (ja) | 1986-10-24 | 1986-10-24 | ノイズサプレス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251724A JPH0797777B2 (ja) | 1986-10-24 | 1986-10-24 | ノイズサプレス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63107255A JPS63107255A (ja) | 1988-05-12 |
| JPH0797777B2 true JPH0797777B2 (ja) | 1995-10-18 |
Family
ID=17227033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61251724A Expired - Fee Related JPH0797777B2 (ja) | 1986-10-24 | 1986-10-24 | ノイズサプレス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797777B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081572B2 (ja) * | 1989-12-29 | 1996-01-10 | 富士通株式会社 | 同期化回路 |
| JPH0511592U (ja) * | 1991-07-18 | 1993-02-12 | 横河電機株式会社 | ノイズサプレス回路 |
| JP4848035B2 (ja) | 2009-12-16 | 2011-12-28 | ルネサスエレクトロニクス株式会社 | 受信回路 |
| JP5515920B2 (ja) * | 2010-03-24 | 2014-06-11 | 株式会社明電舎 | Ｄｐｌｌ回路 |
| JP2012023486A (ja) | 2010-07-13 | 2012-02-02 | On Semiconductor Trading Ltd | 半導体装置 |
| CN111211774B (zh) * | 2018-11-21 | 2023-12-26 | 英业达科技有限公司 | 除弹跳电路 |
| CN111092611A (zh) * | 2019-11-19 | 2020-05-01 | 优利德科技(中国)股份有限公司 | 一种沿斜率小的信号处理装置及方法 |
-
1986
- 1986-10-24 JP JP61251724A patent/JPH0797777B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63107255A (ja) | 1988-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
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Free format text: JAPANESE INTERMEDIATE CODE: R313117 Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |