SU1287138A1 - Устройство дл синхронизации вычислительной системы - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, предназначено дл  формировани  синхросигналов и может быть использовано в ЭВМ, многомашинных комплексах и многопроцессорных вычислительных системах. Целью изобретени   вл етс  расширение функциональных возможностей за обеспечени  непрерьтного контрол  синхроимпульсов и автоматической коррекции при нарушении сдвигов синхроимпульсов. Отличительной особенностью устройства  вл етс  то, что устройство обеспечивает непрерывньй контроль всех синхроимпульсов , используемых в системе, с автоматическим устранением нарушений сдвигов синхроимпульсов, которые могут возникнуть в процессе функционировани -системы . При отсутствии какого-либо синхроимпульса работа системы прекращаетс  и устройство локализует неисправность до уровн  конкретного выхода неисправного блока. Поставленна  цель достигаетс  за счет введени  блока управлени , блока выработки синхроимпульсов. 7 ил., 1 табл. (Л с

Description

го

00

со

00

Изобретение относитс  к вычислительной технике, предназначено дл  генерации и формировани  синхросигналов и может быть использовано в ЭВМ, многомашинных комплексах и многопро- цессорных вычислительных системах.

Целью изобретени   вл етс  расширение функциональных возможностей за счет обеспечени  непрерьгоного контрол  синхрои тульсов с возможностью ав- томатической коррекции при нарушении сдвигов синхроимпульсов.

На фиг.1 приведена схема устройства; на фиг.2 - временна  диаграмма организации функционировани  устрой- ства; на фиг.З - схема блока выработк синхроимпульсов; на фиг.4 - узел контрол ; на фиг.З - схема формировател  управл ющих сигналовJ на фиг,6 - схем формировател  эталонных синхросигна- лов на фиг.7 - схема кодоуправл емой Задержки.

Устройство содержит блок 1 синхронизации , блок 2 управлени , блок 3 выработки стгхроимпульсов, задающий генератор 4, формирователь 5 управл ющих сигналов. Блок 2 управлени  содержит элемент НЕ 6, элемент И 7, счетчик 8, дешифратор 9, элемент ИЛ1 10, мультиплексор 11, элемент НЕ 12, элемент 11ЛИ-НЕ 13, элементы И 14, 15 и 16, элементы ИЛИ 17 и 18, счетчик 19, узел 20 посто нной пам ти, регистр 21, формирователь 22 эталонных синхроимпульсов, дешифратор 23, вход 24 сброса устройства, элемент ИЛИ-НЕ 25, выход 26 сбо  блоков 3, синхровход 27 блока 3, входы 28 группы входов управлени  задержкой блока 3, синхровход 29 блока 3, группу 30 входов разрешени  выбора блока 3, синхровходы 31, 32 и 33 блока З, вход 34 запуска блока 3, синхро- вход 35 блока 3, вход 36 эталонной последовательности, вход 37 сброса блока 3, выходы 38 устройства, адресные входы 39 формировател  22 эталонных синхроимпульсов.

Блок 3 выработки синхроимпульсов содержит элементы И 40 и 41 первой и второй групп, счетчики 42, адресные входы 43 кодоуправл емых задержек 44, элементы И 45 третьей группы , элемент И 46, коммутатор 47, вход 48 запуска узла 50 контрол , вход 49 эталонной последова тельности узла 50 ко.нтрол .

5

5 0

0

5

0

5

0

5

Узел 50 контрол  содержит элементы И 51 и 52, элементы НЕ 53 и 54, элемент ИЛИ 55, триггеры 56, 57, 58 и 59, элементы И-НЕ 60 и 61, элемент И 62, элемент 63 задержки, триггеры 64, 65 и 66, элементы И 67 и 68, элемент ИЛИ 69, элементы И 70 и 71.

Формирователь 5 управл ющих сигналов содержит триггеры 72-76, элемент ИЛИ-НЕ 77, группу 78 элементов И, счетчик 79, дешифратор 80.

Формирователь 22 эталонных синхроимпульсов содержит мультиплексор 81, элементы 82 задержки. Элемент 44 кодоуправл емой задержки содержит элементы 83 задержки, мультиплексор 84.

Устройство работает следующим образом .

Блок 1 синхронизации производит генерацию и формирование опорных синхроимпульсов, необходимых дл  фор- формировани  в блоках 3 выработки синхроимпульсов всех необходимых синхроимпульсов, а также управл ющих сигналов, необходимых дл  организации функционировани  устройства.

Блок 2 управлени  обеспечивает последовательную выборку всех синхроимпульсов , вырабатываемых во всех блоках выработки синхроимпульсов и подлежащих контролю, а также выборку соответствующих эталонных синхроимпульсов , вырабатываемых формирователем. 22 эталонных синхроимпульсов.

Блоки 3 выработки синхроимпульсов формируют все необходимые синхроимпульсы , осуществл ют их контроль путем сравнени  с соответствующими эталонными синхроимпульсами, поступаю- от блока 2 управлени , и производ т анализ результатов сравнени . Нри этом выдел ют три случа : ошибка отсутствует; провер емьй синхроимпульс отсутствует; провер емый синхроимпульс имеет нарушенный сдвиг.

При отсутствии ошибки вьщел етс  сигнал разрешени  блоку 2 управлени , который осуществл ет выборку и контроль следующих синхроимпульсов.

При обнаружении отсутстви  синхроимпульса работа устройства в целом блокируетс  и блок 2 управлени  выдает номера блоков 3 выработки синхроимпульсов , где обнаружена неисправность , и соответственно того синхроимпульса , который отсутствует.

312

Если вы влено нарушение сдвига провер емого синхроимпульса, контролируемый блок 3 выработки синхроим- пу/шсов блокирует работу блока 2 управлени  и переходит в режим автома- тической подстройки сдвига синхроимпульса . После устранени  ошибки сдвига блокировка работы блока 2 управлени  снимаетс  и продолжаетс  контроль следующих синхроимпульсов. Таким образом производитс  последовательна  выборка всех синхросигналов во всех блоках 3 выработки синхроимпульсов, а лосле проверки синхроимпульса последнего блока устройство автоматиче- ски переходит вновь к проверке первого блока 3 выработки синхроимпульса, и далее процессы выборки и контрол  синхроимпульсов циклически повтор ютс  и продолжаютс  непрерывно, парал- лельно функционированию системы.

От исходной импульсной последовательности 4 , генерируемой задающим генератором 4, формирователь 5 управл ющих сигналов формирует опорные синхроимпульсы 5j и Sg и управл ющие сигналы 5j, 5q, 5;, 5 (фиг.1 и 2). Период длительности опорных синхроимпульсов Т равен длительности машинного такта, т.е. периоду синхроимпуль- сов, вырабатываемых блоками 3 выработки синхроимпульсов. Управл ющие сигналы Зз-5е имеют период 5Т, кото- рый определ ет цикл работы устройства . При этом весь цикл складываетс  из п ти тактов, соответственно поступающим последовательно управл ющим сигналам 5 -5е , которые называют тактовыми.

В исходном состо нии сигналом

СБРОС, поступающим на вход 24 устройства (фиг.1), счетчики 8, 19 и узлы 50 контрол  всех блоков 3 выработки синхроимпульсов устанавливаютс  в нулевое состо ние. На выходах счетчиков 8 и 19, дешифраторов 9 и 23, мультиплексора 11 устанавливаетс  уровень логического О. С выхода мультиплексора 11 уровень логическо- го О поступает на входы элементов И 14 и 16, блокиру  сигналы, поступающие на другие входы, л с выхода элемента НЕ 6 на вход элемента И 7 поступает уровень логической 1. На другой вход элемента И 7 также поступает логическа 1, так как на всех входах элемента ИЛИ-НЕ 25 поддерживаетс  уровень логического О

384

с выходов 26 сбо  блоков 3 выработки синхроимпульсов, выдающих информацию об отсутствии ошибки, в то же врем  уровень логического О с выходов разр дов счетчика 19 поступает на входы дешифраторов 23 и 9, последние вьщают код, который указывает, какой синхроимпульс в каком блоке 3 выработки синхроимпульсов отсутствует .

Если при проверке обнаруживаетс  нарушение сдвига какого-либо синхроимпульса в одном из блоков выработки синхроимпульсов, то на выходе 26 соответствующего блока 3 вьфаботки синхроимпульсов устанавливаетс  логическа  1, котора  приводит к временному прерыванию работы блока 2 управлени  благодар  блокировке работы -счетчиков 8 и 19. Но при этом соответствующий блок 3 переключаетс  в режим подстройки сдвига синхроимпульса , который осуществл етс  в течение нескольких циклов, в каждом из которых производитс  контроль сдвига провер емого синхроимпульса. В последнем цикле, когда достигаетс  требуема  величина сдвига, выход 26 блока 3 переключаетс  с логической 1 на логический О, разреша  тем самым дальнейшую работу счетчиков 8, 19, и процесс проверки следующих синхроимпульсов продолжаетс .

Реализаци  режима автоматической подстройки сдвигов синхроимпульсов обеспечиваетс  функциональной схемой блока выработки синхроимпульсов, при- приведенной на фиг.З.

Узел 50 контрол  реализует контроль наличи  как провер емого, так и эталонного синхрош-шульса, и срав- .нение их сдвигов. При этом с выходов узла 50 контрол  при обнаружении ошибки выдаютс  следующие сигналы: сигнал сбо  (выход 50з), по вление логической 1 на выходе 50з сигнализирует об обнаружении ошибки; сигнал разрешени  на уменьшение сдвига (выход 50 ), сигнал разрешени  на увеличение сдвига (выход 50i ).

Блок 3 выработки синхроимпульсов работает следующим образом.

В исходном состо нии после подачи по входу 37 сигнала сброса узел 50 контрол  устанавливаетс  в начальное состо ние, при котором на всех выходах 50 , 502 и 50 устанавливаетс  уровень логического О. На синхропходы 33 и 32 элемента 44 кодоуправ- л емой задержки непрерывно поступают опорные синхроимпульсы 5, и 5,, (фиг .2). В результате задержки опорных синхроимпульсов на соответствующие величины , определ емые кодами, которые выдают счетчики 42, с выхода элемента 44 кодоуправл емой задержки выдаютс  сформированные синхроимпульсы с определенными и в общем случае разными сдвигами. Сформированные синхроимпульсы поступают на выходы 38 блоков 3 и одновременно на информационные входы коммутатора 47. При выборке дл 

10

логическа  1 устанавливаетс  на выходе 50, , то необходимо увеличени сдвига провер емого синхроимпульса, а если на выходе 50, то необходимо уменьшение сдвига провер емого синхроимпульса .

Пусть логическа  1 установилас на выходах 50 и 50{. В этом случае в четвертом такте цикла по выходу 2 блоку 2 управлени  вьщаетс  сигнал блокировки, а с выхода 50j на вхо элементов И 40 подаетс  разрешение на увеличение сдвига. При этом состо ние входов 28, на которые поступроверки блока 3 в первом такте цикла 5 пают сигналы с выходов дешифратора

9 (фиг.1), определ ет выбор одного из элементов И 40. При этом сброс узла 50 производитс  не в последнем такте данного цикла, а во втором сл

функционировани  устройства с соответствующего входа дешифратора 23 (фиг,1) через вход 34 блока 3 на один из входов элементов И 40,41, 45 и 46 поступает логическа  1, благодар  чему блок 3 оказываетс  вы- . бранным. При этом на входы 30 в том же такте от счетчика 8 (фиг.1) поступает код выборки синхроимпульса, который через элементы И 45 подаетс  на адресные входы коммутатора 47, и на вход коммутатора 47 поступает синхроимпульс с соответстБЗТощего информационного входа коммутатора. Быбран9 (фиг.1), определ ет выбор одного из элементов И 40. При этом сброс узла 50 производитс  не в последнем такте данного цикла, а во втором сле20 дующего цикла. В первом такте следующего цикла по входу 27 на входы элементов И 40 и 41 поступает сигнал 5, который проходит только через элемент И 40, соответствующий выбран25 ному синхроимпульсу. Поскольку вход элемента И 40 подключен к входу управлени  пр мого счета счетчика 42, то содержимое счетчика увеличиваетс  на единицу. При этом сдвиг синхроимный таким образом синхроимпульс начн- 30 пульса на выходе соответствующего нает поступать на вход 48 узла 50 элемента 44 задержки увеличиваетс  контрол .на величину одного шага регулирова Во втором такте производитс  вы- ии . Далее во втором такте вновь борка эталонного синхроимпульса, ко- подключаетс  эталонный синхроимпульс торый с выхода формировател  22 эта- 35 входу узла 50 контрол , а в четвер- лонных синхроимпульсов (фиг.2) по вхо- том такте производитс  сравнение эта- входу 36 блока 3 через элемент И 46 лонного синхроимпульса с измененной начинает по ступать на вход 49 узла 50 величиной сдвига. Агалогичный про- контрол , производитс  контроль налн- цесс пошагового изменени  сдвига и чи  обоих синхроимпульсов и сравнение 40 сравнени -с эталонным синхроимпуль- их временных сдвигов. Результат ера- сом циклически повтор етс  до тех внени  узел 50 контрол  выдает в четвертом такте после поступлени  по входу 31 управл ющего импульса 5. При отсутствии ошибки выходы 50, , 50,, и 50 сохран ют нулевое значение и работа устройства продолжаетс .

При отсутствии провер емого синхроимпульса на выходе 50 устанавлива- -кировка блока 2 управлени  снимаетс , ;етс  логическа  1, а на выходах 50 50 а элемент И 40, разрешающий проведе- и 50 сохран етс  логический О, в результате чего блокируетс  работа устройства в целом.

пор, пока не достигаетс  необходима  величина сдвига. Тогда в последнем цикле, в четвертом такте после про- 45 ведени  сравнени  с эталонным синхроимпульсом состо ние выходов 50 и 50 измен етс  с логической 1 на логргческий О, вследствие чего блоние подстройки, блокируетс . Со следующего цикла продолжаетс  проверка следующего синхроимпульса.

логическа  1 устанавливаетс  на выходе 50, , то необходимо увеличение сдвига провер емого синхроимпульса, а если на выходе 50, то необходимо уменьшение сдвига провер емого синхроимпульса .

Пусть логическа  1 установилась на выходах 50 и 50{. В этом случае в четвертом такте цикла по выходу 26 блоку 2 управлени  вьщаетс  сигнал блокировки, а с выхода 50j на входы элементов И 40 подаетс  разрешение на увеличение сдвига. При этом состо ние входов 28, на которые поступают сигналы с выходов дешифратора

9 (фиг.1), определ ет выбор одного из элементов И 40. При этом сброс узла 50 производитс  не в последнем такте данного цикла, а во втором следующего цикла. В первом такте следующего цикла по входу 27 на входы элементов И 40 и 41 поступает сигнал 5, который проходит только через элемент И 40, соответствующий выбранному синхроимпульсу. Поскольку вход элемента И 40 подключен к входу управлени  пр мого счета счетчика 42, то содержимое счетчика увеличиваетс  на единицу. При этом сдвиг синхроимии . Далее во втором такте вновь подключаетс  эталонный синхроимпульс входу узла 50 контрол , а в четвер- том такте производитс  сравнение эта- онного синхроимпульса с измененной величиной сдвига. Агалогичный про- цесс пошагового изменени  сдвига и сравнени -с эталонным синхроимпуль- сом циклически повтор етс  до тех

кировка блока 2 управлени  снимаетс , а элемент И 40, разрешающий проведе-

пор, пока не достигаетс  необходима  величина сдвига. Тогда в последнем цикле, в четвертом такте после про- ведени  сравнени  с эталонным синхроимпульсом состо ние выходов 50 и 50 измен етс  с логической 1 на логргческий О, вследствие чего бло-кировка блока 2 управлени  снимаетс , а элемент И 40, разрешающий проведе-

ние подстройки, блокируетс . Со следующего цикла продолжаетс  проверка следующего синхроимпульса.

При обнаружении несоответстви  сдвигов провер емого и эталонного синхроимпульсов уровень логической 1 устанавливаетс  на выходе 50 и на одном из выходов 50t и 502. Если

Если при обнаружении ошибки сдвига логическа  1 устанавливаетс  на выходах 50 и 502, то разрешение на подстройку получает элемент И 41, выход которого соединен с входом разре7t

тени  обратного счета счетчика. Процесс подстройки происходит аналогично вышеописанному, только в направлении уменьшени  содержимого счетчика 42 и соответственно уменьшени  сдвиг провер емого синхроимпульса.

Узел 50 контрол  работает следующим образом.

В исходном состо нии сигналом СБРОС, поступающим на вход 37 узла 50 контрол , триггеры 56, 57, 58, 59, 64, 65 и 66 устанавливаютс  в нулевое состо ние и на выходах 50, , 50t/ и 50 устанавливаетс  уровень логического О, указывающий на отсутствие ошибки . В первом такте работы устройства когда производитс  выборка провер емого синхроимпульса, последний начинает поступать на вход 48 узла 50 контрол , после инвертировани  элементом НЕ 54 поступает на синхровход триггера 59, устанавлива  его задним фронтом в состо ние логической 1. Во втором такте после выборки эталон- ного синхроимпульса последний аналогичным образом по входу 49 и через элемент НЕ 53 поступает на синхровход триггера 58 и задним фронтом устанавливает его в состо ние логической 1. Установка триггеров 58 и 59 в состо ние логической 1  вл етс  признаком наличи : обоих синхроимпульсов . Элемент И 62 по признаку наличи  этих импульсов выдает сигнал на еди- ничный вход триггера 64, который включает узел 50. При этом на входы элемента И 62 подаютс  инверсии эталонного и провер емого синхроимпульсов дл  обеспечени  включени  тригге- ра 64 во врем  паузы обоих синхроимпульсов . Таким образом, при наличии обоих синхроимпульсов триггер 64 ус-.- танавливаетс  в состо ние логической 1, и на входы элементов И 51 и 52 подаетс  логическа  1, благодар  чему эталонный и провер емый синхроимпульсы , которые поступают на их другие входы, поступают на единичные входы триггеров 56 и 57. Благодар  включению триггера 64 во врем  паузы обоих синхроимпульсов их подача на единичные входы триггеров 57 и 56 происходит без искажени  сдвигов передних фронтов. Если один из синхро- импульсов поступает раньше другого, то соответствующий триггер 56 или 57 устанавливаетс  в состо ние логической 1 раньше другого и через эле1388

мент И-НК 61 и элемент 63 задержки блокирует дальнейшее прохождение синхроимпульса по третьш входам элемен jTOB И 51 и 52, Величина задержки элемента 63 определ ет допустимое расхождение сдвигов синхроимпульсов. Если это расхождение меньше задержки элемента 63, то другой триггер также успевает установитьс  в состо ние логической 1, а в противном случае элементы И 51 и 52 блокируютс  раньше поступлени  второго синхроимпульса , и соответствующий триггер сохран ет исходное нулевое состо ние. Таким образом,- установка обоих триггеров 56 и 57 в состо ние логической 1 соответствует правильной величине сдвига провер емого синхроимпульса , а сохранение одним из триггеров нулевого состо ни -означает несоответствие сдвига провер емого синхроимпульса сдвигу эталонного синхроимпульса . Причем логический О на выходе триггера 56 означает, что сдвиг провер емого синхроимпульса должен быть увеличен, а логический О на выходе триггера 57 означает необходимость уменьшени  сдвига провер емого синхроимпульса. Таким образом, состо ние выхода элемента И-НЕ 60 определ ет наличие или отсутствие ошибки сдвига, причем логический О соответствует отсутствию, а ло гичес- ка  1 - наличию ошибки.

При отсутствии какого-либо из синхроимпульсов срав нение сдвигов не производитс  вследствие того, что в этом случае триггер 64 сохран ет на пр мом выходе логический О.

В четвертом такте на синхровходы триггеров 65, 66 по входу 31 узла 50 контрол  поступает сигнал 5 (фиг.2) по которому триггеры 65 и 66 принимают результат контрол  и на выходы 50, 50 , 50 выдаетс  соответств-ую- ща  информаци  согласно таблице.,

В примерах 1 и 2 с пр мого выхода триггера 65 выдел етс  уровень логического О, а с инверсного выхода - уровень логической 1, благодар  чему через элемент ИЛИ 55 пропуска-- етс  сигнал 5g (фиг.2), поступающий на вход 29, и производитс  сброс всех триггеров, кроме выходных триггеров 66 и 65, сохран ющих результат контрол . Тем самым узел 50 подготавливаетс  дл  проведени  контрол  в следующем цикле.

В примерах 3 триггера 65 уже

и 4 с пр мого выхода вьщаетс  уровень логической 1, поэтому сигнал 5 блокируетс  уровнем логического О, поступающим с инверсного выхода триггера 65, и сброс всех триггеров, кроме выходных триггеров 65, 66,производитс  уже во втором такте следующего цикла сигналом 5 (фиг,2), поступающим на вход 35 узла 50 контрол . Это вызвано необходимостью сброса лишь после проведени  подстройки сдвига на один шаг, который согласно вьшеописанному принципу функционировани  блока 3 производитс  в первом такте следующего цикла. Далее в каждом цикле работа узла 50 контрол  повтор етс  и протекает аналогичньм образом.

Пример реализации формировател  5 управл ющих сигналов (фиг. 5).

Задающий генератор 4 осуществл ет генерацию исходной последовательност

импульсов 4,, от которой посредством 25 разн то элементарному шагу регз лировки

двухразр дного счетчика 79, дешифратора 80 и элементов И 78i и 78 формируютс  опорные синхроимпульсы 5.

и

5р (фиг.2).

Тригг еры 72-76 составл ют п тиразр дный кольцевой сдвигающий регистр, который на п ти своих выходах формирует от одного из опорных синхроимпульсов серии сдвинутых сигналов с длг1тельност ми, равными периоду опорных синхроимпульсов, и с периодом, равным 5т, где Т - период опорных синхроимпулг сов. После стробировани  ЭТ1-1Х сигналов 4 по вторым входам выходных элементов И 78g-78g на выходах элементов И группы 78 выдаютс  сигналы согласно временной диаграмме (фиг.2). Элемент РШИ-КЕ 77 обеспечивает контроль работы кольцевого регистра , а также начальную установку триггеров при включении питани .

Схема формировател  эталонных синхроимпульсов (фиг.6) содержит преци- зионные элементы 82 задержки, осуществл ющие задержку опорных синхроимпульсов на.необходимое врем , и муль- Т1тлексор 81„ С целью обеспечени  формировани  синхроимпульса со сдвигом в любом интервале в течение машинного такта при использовании одинаковых элементов 82 задержки используютс  два опорных синхроимпульса 5 -, и 5 (фиг.2). При 5том при формировании синхроимпульса в первой половине

такта используетс  первый опорный синхроимпульс 55 5 а дл  формировани  синхроимпульса во второй половине такта используетс  второй опорный . синхроимпульс 5 .

На входы формировател  22 поступают опорные синхроимпульсы и, задержива сь в прецизионных элементах 82 задержки, образуют всю временную диаграмму синхроимпульсов, используемую в устройстве, которые поступают на информационные входы мультиплексора и  вл ютс  эталонньми. Благодар  подаче соответствующих кодов на адресные входы 39 мультиплексора 81 . осуществл етс  вьщача на выход формировател  эталонных синхроимпульсов любого эталонного сихроимпульса.

Схема кодоуправл емого элемента 44 задержки (фиг.7) содержит элементы 83 задержки и мультиплексор 84, Калсдый элемент 83 задержки обеспечивает минимальную величину задержки.

сдвига синхроимпульса.. Последователь- иьм изменением кода, подаваемого на адресные входы 43 мультиплексора 84 путем прибавлени  или вычитани  еди- ницы осуществл етс  пошаговое увеличение или уменьшение сдвига синхроимпульса на выходе 38 мультиплексора 84,

Claims (1)

1. Формула изобрете н.и  

   Устройство дл  синхронизации вычислительной системы, содержащее блок синхронизации, отличающеес   тем,: .что, с целью расширени  функциональных возможностей за счет обеспечени  непрерывного контрол  синхроимпульсов с возможностью автоматической коррекции при нарушении

   сдвигов синхроимпульсов, в устройство введен блок управлени  и п блоков выработки .синхроимпульсов, причем первый выход блока сиьг/:ронизации соединен с первью синхровходом блока управлени  и с первыми синхровходами блоков выработки синхроимпульсов, второй выход блока синхронизации соединен с вторым синхровходом блока управлени  и с вторыми синхровходами

   блоков выработки синхроимпульсов,

   третий выход блока синхронизации соединен с третьим синхровходом блока управлени , четвертый выход блока синхронизации соединен с четвертым

   1

   синхровходом блока управлени  и с третьими синхровходами блоков вьфа- ботки синхроимпульсов, п тый выход блока синхронизации - с четвертыми синхровходами блоков вьфаботки син- хроимпульсов, шестой выход блока синхронизации - с п тым синхровходом блока управлени  и с п тыми синхровходами блоков вьфаботки синхроимпульсов , вход сброса устройства сое- динен с входом сброса блока управлени  и с входом сброса блоков выработки синхроимпульсов, причем блок управлени  содержит два элемента НЕ, четьфе элемента И, два счетчика, два дешифратора, три элемента ИЛИ, мультиплексор , два элемента ИЛИ-НЕ, узел посто нной пам ти, регистр, формирователь эталонных синхроимпульсов, первый синхровход формировател  эта- лонных синхроимпульсов  вл етс  первым синхровходом блока, второй синхровход которого соединен с вторым синхровходом формировател  эталонных

   синхроимпульсов, третий синхровход блока соединен с первыми входами первого , второго, третьего и четвертого элементов И и .с шестыми синхровходами блоков вьфаботки синхроимпульсов.

   четвертый синхровход блока соединен с синхровходом регистра и с входом разрешени  считывани  узла посто нной пам ти, п тый синхровход блока соединен с управл ющим входом регистра, выходы которого соединены с адресными входами формировател  эталонных синхроимпульсов , выход которого соединен с входом эталонной последовательности блоков вьфаботки синхроимпульсов,.выходы сигналов сбо  которых соединены с входами первого элемента ИЛИ-НЕ блока управлени , выход первого элемента ИЛИ-НЕ соединен с вторыми входами первого и второго элементов И, с вторым входом четвертого элемента И, выход которого соединен с первым входом первого, элемента ИЛИ, выход которого соединен с входом сброса .

   первого счетчика и с первым входом

   второго элемента ИЛИ, второй вход которого соединен с выходом второго элемента И и с первым входом третьего элемента РШИ, второй вход которого соединен с выходом третьего элемента И, вход сброса блока соединен с вторым входом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с входом сброса второго счетчика, вы

   10 t5 0

   5

   0

   5

   jc

   0

   0

   е

   38-12

   ходы разр дов которого соединены соответственно с входами первого дешифратора , с первой группой адресных вхо- входов узла посто нной пам ти и с группой входов разрешени  выбора блоков выработки синхроимпульсов, первый выход первого дешифратора соединен с первым входом группы входов управлени  задержкой блоков выработки синхроимпульсов , выходы первого дешифратора с второго по (п-1)-й соединены с информационными входами с первого по (п-2)-й первого мультиплексора, п-й выход дешифратора соединен с вторым входом группы входов управлени  задержкой блоков вьфаботки синхроимпульсов и с (п-1)-м информационным. ,входом первого мультиплексора, выход которого соединен с входом первого элемента НЕ, выход которого соединен с третьим входом первого элемента И, выход которого соединен со счетным входом второго счетчика, выходы с . первого по (п-1)-й второго дешифратора соединены с входом запуска блоков выработки синхроимпульсов соответственно с первого (п-1)-й, п-й выход второго дешифратора соединен с входом запуска п-го блока вьфаботки синхроимпульсов , с третьим входом четвертого элемента И и с входом второго элемента НЕ, выход которого соединен с третьим входом второго элемента И, выход третьего элемента ИЛИ соединен со счетным входом первого счетчика, выходы которого соединены с входами второго дешифратора, второй группой адресных входов узла посто нной пам ти , с группой адресных входов первого мультиплексора И с входами второго элемента ИЛИ-НЕ, выход которого соединен с вторым входом третьего элемента И, причем каждьй блок выработки синхроимпульсов содержит три группы элементов И, два счетчика, два элемента кодоуправл емой задержки , элемент И, коммутатор, узел контрол , причем первый синхровход блока соединен с информационным входом первого элемента кодоуправл емой задержки , группа входов управлени  за- держкой которого соединена с выходами разр дов счетчика, вход разрешени  пр мого счета которого соединен с

   выходом первого элемента И первой группы, первый вход которого соединен с первьм входом второго элемента И первой группы, с первым входом первого элемента И второй группы, с первым входом второго элемента И второй группы и  вл етс  четвертым синхро- входом блока, первый вход группы входов управлени  задержкой блока соединен с вторыми входами элементов И первой группы, второй вход группы входов управлени  задержкой блока соединен с вторыми входами элементов И

   второй группы, вход запуска блока со- 10. выходом первого триггера, с первыми единен с первым входом элемента И, с первыми входами элементов И первой, второй и третьей групп, выход разрешени  увеличени  задержки узла контрол  соединен с четвертым входом пер- 15 вого элемента И первой группы и с четвертым входом первого элемента И второй группы, выход разреп1ени  уменьшени  задержки узла контрол  соединен с четвертым входом второго 20 элемента И первой группы и с.четвертьш входом второго элемента И второй группы, ВЫХОД второго элемента И первой группы соединен с входом управ-- лешю обратным счетом первого счет-- чика, выход первого элемента И второй группы соединен с входом управлени  пр мого счета второго счетчи-- ка, вход управлени  обратным счетом которого соединен с выходом второго элем-гнта И второй группы, выходы разр дов второго счетчика соединены с группой входов управлени  задержкой второго элемента кодоуправл емой задержки, синхровход которого  вл - 35 етс  вторым синхровходом блока, тре25

   30

   входами второго и третьего элементов И и с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго триггера, второй синхровход узла соединен с синхровхо дом первого триггера и с синхровходо второго триггера, вход сброса которо го соединен с входом сброса первого триггера, с первьм входом второго эл мента иЛи и  вл етс  входом начально установки узла, третий синхровход ко торого соединен с первым входом четвертого элемента И, второй вход кото рого соединен с инверсным выходом первого триггера, информационный вхо которого соединен с выходом первого

   элемента И-НЕ, первый вход которого соединен с выходом третьего триггера с первым входом второго элемента И-Н и с вторым входом второго элемента И выход первого элемента И соединен с вторьм входом второго элемента ИЛИ, третий вход которого соединен с выхо дом четвертого элемента И, выход вто рого элемента ИЛИ соединен с нулевым входами третьего, четвертого, п того и шестого триггеров и с нулевым вхо дом седьмого триггера, единичный вхо которогосоединен с выходом п того элемента И, первый вход которого со динен с выходом п того триггера, синхровход которого соединен с выходом первого элемента НЕ и С вторым входом, п того элемента И, третий вхо которого соединен с выходом шестого триггера, сщжровход которого- соединен с выходом второго элемента НЕ и с четвертым входом п того элемента И, вход эталонной последовательности узла соединен с входом первого элемента НЕ и с первым входом шестого элемента И, второй вход которого сое динен с первым входом седьмого элемента И и с выходом седьмого триггера, инверсный выход которого соединен с информационным входом вто рого триггера, вход запуска узла сое динен с вторым входом седьмого эле

   тий синхровход которого соединен с первым синхровходом узла контрол , второй симхровход которого  вл етс  четвертым синхровходом блока, п тый синхровход которого соединен с треть синхровходом блока контрол , вход начальной установки которого  вл етс  входом сброса блока, вход эталонной последовательности которого соединен с вторым входом элемента И, выход которого соединен с входом эталонной последовательности узла контрол , вход запуска которого соединен с вы- ходом коммутатора, информационные вхды которого соединены соответственно с выходами элементов кодоуправл емых задержек и  вл ютс  группой выходов блока, выход, сбо , которого соединен с выходом сбо  узла контрол , управл ющие входы коммутатора соединены с вьтходами элементов И третьей группы, вторые входы которьгх  вл ютс 

   ветственно входами группы входов разрешени  выбора блока, причем узел контрол  содержит семь триггеров, элемент ИЛИ, семь элементов И, два элемента И-ИЕ, два элемента НЕ, элемент РШИ. элемент задержки, причем первый синхровход узла соединен с первым входом первого элемента И, второй вход которого соединен с пр мым

   выходом первого триггера, с первыми

   входами второго и третьего элементов И и с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго триггера, второй синхровход узла соединен с синхровходом первого триггера и с синхровходом второго триггера, вход сброса которого соединен с входом сброса первого триггера, с первьм входом второго элемента иЛи и  вл етс  входом начальной установки узла, третий синхровход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с инверсным выходом первого триггера, информационный вход которого соединен с выходом первого

   элемента И-НЕ, первый вход которого соединен с выходом третьего триггера, с первым входом второго элемента И-НЕ и с вторым входом второго элемента И, выход первого элемента И соединен с вторьм входом второго элемента ИЛИ, третий вход которого соединен с выходом четвертого элемента И, выход второго элемента ИЛИ соединен с нулевыми входами третьего, четвертого, п того и шестого триггеров и с нулевым вхо дом седьмого триггера, единичный вход которогосоединен с выходом п того элемента И, первый вход которого соединен с выходом п того триггера, синхровход которого соединен с выходом первого элемента НЕ и С вторым входом, п того элемента И, третий вход которого соединен с выходом шестого триггера, сщжровход которого- соединен с выходом второго элемента НЕ и с четвертым входом п того элемента И, вход эталонной последовательности узла соединен с входом первого элемента НЕ и с первым входом шестого элемента И, второй вход которого соединен с первым входом седьмого элемента И и с выходом седьмого триггера, инверсный выход которого соединен с информационным входом второго триггера, вход запуска узла соединен с вторым входом седьмого эле1512871

   мента И и с входом второго элемента НЕ, выход шестого элемента И соединен с единичным входом третьего триггера , выход седьмого элемента И соединен с единичным входом четвертого 5 элемента И, выход которого соединен с вторым входом первого элемента И-НЕ, с вторым входом второго элемента И-НЕ и с вторым входом третьего элемента И, выход второго элемента И-НЕ 10 соединен с входом элемента эадержки,

   0 О О Ошибки нет

   0 01 Отсутствие синхроимпульса

   0 11 Необходимость увеличени  сдвига синхроимпульса

   1 01 Необходимость

   уменьшени  сдвига синхроимпульса

   38

   16

   выход которого соединен с третьим входом шестого элемента И и с третьим входом седьмого элемента И, выход третьего элемента И  вл етс  выходом разрешени  увеличени  эадержки узла, выход элемента И  вл етс  выходом разрешени  уменьшени  задержки узла, выход первого элемента ИЛИ  вл  етс  выходом сбо  узла, информационные входы п того и шеетого триггеров соединены с шиной.единичного потенциала узла.

   f Ттп П

   38

   38

   JlJгr JlJlллJlЛJгпJln

   h.

   ЛП

   ЛQ.

   п пп

   л

   k

   Se

   Jl

   24 о

   фие.7

   П

   Q.

   Е:

   п пп

   л

   k

   JI

   П

   Фиб. 2

   4в 4fjr/9

   lO

   ге

   fff,

   Omfe

   80

   7S

   7«

   52.

   ..11 М..||... I I IГ

   О- ii№rtZWZH-

   74

   --0//

   7Л

   1--ОЛ

   %--o

   15

   LU

   t.b

   Щ

   Atf

   Sd