SU1124312A1 - Устройство дл контрол цифровых узлов - Google Patents

Abstract

1.УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ, содержащее генератор псевдослучайных кодов, блок переключателей , мультиплексор, сумматор по модулю два, регистр сдвига, элемент ИЛИ-НЕ, причем группа выходов генератора псевдослучайных кодов соединена соответственное первой группой входов блока переключателей j перва  группа выходов которого соединена с группой выводов провер емого узла и с группой информационных входов мультиплексора, выход которого соединен с входом свертки по модулю два, группа входов которого соединена с группой выходов регистра сдвига, информационный вход которого соединен с выходом свертки по модулю два, отличающеес  тем, что, с целью повышени  быстродействи , в него введены блок управлени , блок выработки синхросигналов, ощфратор, блок приоритетов, группа элементов И и группа триггеров, причем вход запуска устройства соединен с первым управл ющим входом блока выработки синхросигналов, выход которого соединен с первым входом блока управлени , первый выход которого соединен с вторым управл ющим входом блока вьфаботки синхросигналов, второй выход блока управлени  соединен с синхровходами триггеров группы, установочные входы которых соединены с установочным входом блока выработки синхросигналов,с установочным входом блока управлени , с установочным входом регистра сдвига, с установочным входом генератора псевдослучайных кодов и с входом начальной установки устройства, группа выходов которого соединена с группойвыходов регистра сдвига, синхровход которого соединен с тре-. тьим выходом блока управлени , второй вход которого соединен с выходом элемента ИЛИ-НЕ, с нулевыми входами триггеров группы, единичные входы которых соединены соответстгвенно с выходами блока приоритетов, с входами элемента ИЛИ-НЕ и с входами шифратора, выходы которого соединены с адресными входами мультиплексора , втора  группа выходов блока переключателей соединена соответственно с первыми входами элементов И группы, вторые входы которых соединены соответственно с инверсными выходами триггеров .группы, выходы элементов И группы.соединены с входами блока приорит:етов, четвертый выход блока управлени  соединен. с управл ющим входом генератора псевдослучайных кодов, причем блок управлени  содержит два триггера, два счетчика, четыре элемента И,, элемент НЕ, элемент iЛИ, причем перва  и втора  группы информационных входов уст- ройства соединены соответственно с группами информационных входов первого и второго счетчиков, синхровходы которых соединены с нулевыми входами первого и второго триггеров, с установочным входом блока, управл ющие входы счетчиков соединены соответственно с первым и вторым входами элемента ИЛИ и соединены соответственно с выходами первого и второго элементов И, первый вход блока соединен с первым входом первого элемента И, с первым входом третьего элемента И, второй вход которого соеди

Description

нен с пр мЕШ выходом первого триггера , инверсный выход которого соединен с вторым входом первого элемента И, выходы переполнени  первого и второго счетчиков соединены соответственно с единичными входами первого и второго триггеров, инверсный выход второго триггера  вл етс  первым выходом блока, второй выход которого соединен 9 первым входом второго элемента И, с первым входом четвертого элемента И и с выходом третьего элемента И, второй вход четвертого элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом второго элемента И и  вл етс  вторым входом блока, третий вход которого соединен с выходом четвертого элемента И, четвёртый выход которого , соединен с управл ющим входом генератора псевдослучайных кодов.

2 Устройство по п.2, о т л и чающеес  тем, что блок выработки синхросигналов содержит два триггера, задающий .генератор, элемент И, элемент ИЛИ, причем выход задающего генератора соединен с первым входом элемента И, с синхровходом первого триггера, выход которого соединен с вторым входом элемента И,

выход которого  вл етс  выходом блока , первый управл ющий вход которого соединен с единичным входом второго триггера, второй управл ющий вход блока соединен с первым входом элемента ИЛИ, второй вход которого соединен с установочным входом блока, выход элемента ИЛИ соединен с нулевым входом второго триггера, инверсный выход которого соединен... с нулевым входом первого триггера, информационный вход которого соединен с пр мым выходом второго триггера.

3. Устройство по п.1, отличающеес  тем, что блок приоритетов содержит п-1 элементой. НЕ, где П-. число входов блока, п-1 элементов И, причем.первый вход блог ка соединен .с входом.первого.элемент та НЕ li  вл етс  .первым выходом блока , входы со второго по (п-1)-Й которого соединены с входами соответствующего элемента НЕ и с первыми . входами элементов И соответственно с первого по ( п-1)-й, выход i-го элемента НЕ, где равно 1,2..., (п -1, соединен с входами с первого по п-й элементов И, с -го по ( г1-1)-й выходы элементов И  вл ютс  соответственно входами с второго, по п-й блока.

Изобретение относитс  к вычислительной технике, в частности к аппа ратуре контрол  логических узлов вы числительных машин и средств цифровой автоматики. Известно устройство дл  контрол  цифровых узлов, содержащее элемент И, триггер, генератор сигнатур, бло индикации, причем информационный вход устройства соединен с информационным входом генератора сигнатур, в.ыход которого соеди.нен с входом бл ка индикации, синхрювход устройства соединен с первым входом элемента И, выход которого соединен, с синхр входом генератора сигнатур, второй вход элемента И соединен с выходом триггера, единичный и пр мой входы которого  вл ютс  соответственно входс1ми запуска и останова устройст ва СП. Недостатком этого устройства  вл етс  его малое быстродействие, вы званное тем, что в этом устройстве контроль работоспособности объекта производитс  путем последовательной проверки правильности формировани  отдельных его выходных cиz цaлoв. Наиболее близким к изобретению йвл етс  устройство дл  контрол  логических блоков, содержащее генератор псевдослучайных кодов, коммутатор , входы которого соединены с : выходами генератора псевдослучайных кодов, а перва  группа выходов соединена с входами и выходами контролируемого логического блока, мультиплексор , регистр сдвига, выходы которого  вл ютс  информационными выходами устройства, сумматор по / модулю два, входы которого соединены с выходом мультиплексора и группой выходов регистра сдвига, а выход соединен с информационным входом регистра сдвига, генератор тактовых импульсов, элемент ИЛИ-НЕ, шину пуска, соединенную с входом : пуска генератора тактовых нипульсов,и шину начальной установки, соединенную с входами установки регистра сдвига, генератора псевдосл чайных кодов и генератора тактовых импульсов 2J. Недостатком этого устройства  вл етс  его малое быстродействие. Это св зано с тем, что дл  обеспечени  контрол  логических блоков с различным числом выходов число информационных входов преобразовател  параллельного кода в последовательный должно быть равно максимально возможному числу выходов у логических блоков, контролируемых с помощью этого устройства. Поэтому при проверке правильности функционировани  большинства логических блоков, имеющих количество выходов меньше ма; симального предела, часть информационных каналов преобразовател  параллельного кода в последовательный оказываетс  свободной. Однако эти каналы опрашиваютс  счетчиком импульсов в процессе формировани  сигнатуры. Чем меньше число выходов контролируемого логического блока по сравнению с максимально возможным , тем большее число тактовых импульсов генератора импульсов используетс  бесполезно дл  опроса незан тых каналов преобразовател  параллельного кода в последовательный.

Цель изобретени  - повьлиение быстродействи .

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  цифровых узлов, содержащее генератор псевдослучайных кодов, блок переключателей , мультиплексор, сумматор по модулю два, регистр сдвига, элемент ИЛИ-НЕ, причем группа выходов генератора псевдослучаных кодов соединена соответственно с первой группой входов блока переключателей, перва  группа выходов которого соединена с группой выводов провер емого узла и с группой информационных входов мультиплексора , выход .которого соединен с входом свертки по модулю два, группа входов которого соединена с группой выходов регистра сдвига, информационный вход которого соединен с выходом свертки по модулю два, введены блок управлени , блок выработки синхросигналов,шифратор,блок приоритетов , группа элементов И и группа триггеров,причем вход запуска устройства соединен с первым управл ющим входом блока выработки синхросигналов , выход которого соединен с первым входом блока управлени ,первый выход которого соединен с вторым управл ющим входом блока выработки синхросигналов ,второй выход блока управлени  соединен с синхровходами триггеров группы, установочные входы которых

соединены с установочным входом

блока выработки синхросигналов, с установочным входом блока управлени , с уЬтановочным входом регистра сдвига, с установочным входом генератора псевдослучайных кодов и с входом начальной .установки устройства, группа выходов которого соединена с группой выходов регистра сдвига, синхровход которого соединен с.третьим выходом блока управлени , второй вход которого соединен с выходом элемента ИЛИ-НЕ, с нулевыми входсши триггеров группы , .единичные входы которых соединены соответственно с выходами блока приоритетов, с входами элемента ИЛИ-НЕ и с входами шифратора, выходы которого соединены с адресными входами мультиплексора,втора  группа выходов блока переключателей соединена соответственно с первыми входами элементов И группы, вторые входы которых соединены соответственно с инверсными выходами триггеров группы, выходы элементов И группы соединены с входами блока приоритетов, четвертый выход блока управлени  соединен с управл квдим входом генератора псевдослучайных кодов, причем блок управлени  содержит два триггера, два счетчика, четыре элемента И, элемент НЕ, элемент ИЛИ, причем перва  и втора  группы информационных входов устройства соединены соответственно с группами информационных входов первого и второго счетчиков, синхровходы которых соединены с нулевыми входами первого и второго триггеров, с установочным входом блока, управл ющие входы счетчиков соединены соответственно с первым и вторым входами элемента ИЛИ и соединены соответственно с выходами первого и второго элементов И, первый вход блока соединен с первым входом первого элемента И, с первъал входом третьего элемента И, второй вход которого соединен с пр мым выходом первого триггера, инверсный выход которого соединен с вторым входом первого элемента И,, выходы переполнени  первого и второго счетчиков соединены соответственно с единичными входами первого и второго триггеров , инверсный выход второго триггера  вл етс  первым выходом блока, второй выход которого соединен с первым входом второго элемента И, с первым входом четвертого элемента И и с -выходом третьего элемента И, втрой вход четвертого элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом второго элемента И и  вл етс  вторы входом блока, третий вход которого соединен с выходом четвертого элемента И, четвертый выход .которого соединен с управл нмцим входом гене1ратора псевдослучайных кодов.

Кроме этого, блок выработки синхросигналов содержит два триггера, задающий генератор, элемент И, элемент ИЛИ, причем выход задающего генератора соединен с первым входом элемента И, с синхровходом первого триггера, выход которого соединен с вторым входом элемента И, выход которого  вл етс  выходом блока, первый управл ющий вход которого соединен с единичным входом второго триггера, второй управл ющий вход блока соединен с первым входом элемента ИЛИ, второй вход которого сое с установочным входом блока, выход элемента ИЛИ соединен с нулевым входом второго триггера,инверсный выход которого соединен с нуле ,вым входом первого триггера,инфбрма ционный вход которого соединен с пр мым выходом второго триггера При этом блок приоритетов содер жит п-1 элементов НЕ, где п- число входов блока, п-1 элементов И, причем первый вход блока соединен с входом первого элемента НЕ и  вл етс  первым выходом блока, входы с второго по ( п-1)-й которого соединены с входами соответствующего элемента НЕ и с первыми входами элементов И соответственно с первого по ( п-1)-й, выход i-го элемента НЕ, где i равно 1,2,..., п-1 соединен с входами с первого по и-и элементов И, с i-ro. по (h -1)-й выходы элементов И  вл ютс  соответ ственно входами с второго по п-и блока. На фиг. 1 приведена структурна  схема предлагаемого устройства; на фиг. 2-5 - примеры технической реализации коммутатора, генератора , псевдослучайных кодов, блока выработки синхросигналов, блока управле ни  соответственно; на фиг. 6 - вре менные диаграммы, по сн ющие работу блока управлени ; на фиг. 7 - приме технической реализации блока приори тетов. . Устройство содержит мультиплексор 1, блок 2 переключателей, генератор 3 псевдослучаных кодов, сумматор 4 по модулю два, регистр 5 сдвига, блок б управлени , блок 7 выработки синхросигналов, шифратор 8, элемент ИЛИ-НЕ 9, блок 10 приоритетов , группу И элементов 11, гру пу триггеров 12, вход 13 начальной установки, вход 14 запуска устройст ва, контролируемый цифровой узел 15 Блок 2 переключателей содержит . п (где и- число выводов провер е .мого узла) сдвоенных переключателей 16. Первые входы переключателей сое динены с группой входов блока, вторые входы - с шиной логической единицы , третьи входы - с шиной логического нул , а первые и вторые вхо ды  вл ютс  соответственно первой и второй группой выходов блока. Генератор 3 псевдослучайных коДОН содержит сумматор 17 по модулю два и регистр 18 сдвига. Вход начал ной установки и упр|1вл ющий вход KO торого соединены соответственно с входом начальной установки регистра 18 сдвига. Блок 7 выработки синхросигналов содержит элемент И 19, задающий генератор 20, триггеры 21 и 22, элемент ИЛИ 23. Блок б управлени  содержит триггер 24, элемент ИЛИ 25, вычитающие счетчики 26 и 27, элементы И 28-31, элемент НЕ 32, первую и вторую 34 группы информационных входов, первый вход 35, второй вход 36, выход 37 переполнени  первого счетчика, пр мой выход 38 первого триггера, выход 39 переполнени  второго счетчика 27, триггер 40, третий выход 41 блока, второй выход 42 блока, четвертый ёыход 43 блока, первый выход 44 блока. Блок 10 приоритетов содержит элементы И 45, элементы НЕ 46. Устройство работает следующим образом. Перед началом контрол  производитс  установка переключателей 16 блока 2 переключателей. Положение каждого из переключателей определ етс  тем, чем  вл етс  вывод контролируемого цифрового узла 15 - входом или выходом . Выключенное состо ние переключател  соответствует выходу блока 15, а включенное состо ние - входу (на фиг. 2 переключатели 16 по казаны в выключенном состо нии) . В выключенном состо нии переключател  выход второй группы выходов блока 2 подключаетс  к шине логической единицы. Во включенном состо нии переключателей 16 выход первой группы выходов блока 2 соедин етс  с входом блока 2, выход второй группы выходов блока 2 подключаетс  к шине логического нул . Таким образом, если вывод контролируемого узла 15  вл етс  выходом, то переключатель 16 выключен и этот вывод соедини етс  с соответствующим информационным входом мультиплексора 1 , а на первый вход элемента И 11 с блока 2 подаетс  сигнал логической единицы. Если вывод контролируемого узла 15  вл етс  входом, то переключатель 16 и этот вывод через блок 2 соедин ютс  с выходом генератора 3 псевдослучайных кодов, а на первый вход элемента И 11 с блока 2 подаетс  сигнал логического нул . Дл  приведени  устройства в исходное состо ние на шину 13 начальной установки устройства подаетс  сигнал логического нул , который обнул ет регистр 5 сдвига и триггеры 12, устанавливает в исходное состо ние генератор 3 псевдослучайных кодов, блок 7 и блок 6 управлени , В генераторе 3 псевдослучайных кодов по сигнсшу начальной установки в регистр 18 сдвига заноситс  исходна  кодова  комбинаци , например 11..,, В блок 7 выработки синхросигналов по сигналу начальной установки обнул етс  триггер 22, который сигналом со своего пр мого выхода сбрасывает в нулевое состо ние триггер 21. При этом сигнал с пр мого выхода триггера 21 запрещает прохождение импульсов от задающего генератора 20 через элемент И 19 на выход блока 7. В бло ке б управлени  сигнал начальной установки обнул ет триггеры 40 и 42 и производит запись в вычитающие счетчики 26 к 27 кодов, поданных на первую 33 и вторую 34 группы информа ционных входов, В вычитающий счетчик 26 записываетс  код, соответствующий числу кодов генератора 3 псевдослучайных кодов, необходимых дл  приведени  контролируемого логического блока 15 в исходное состо ние. В вычитающий счетчик 27 записываетс  код соответствующий числу кодов генерато ра 3 псевдрслучайных кодов, используемых дл  проведени  контрол  работоспособности узла 15. В основу работы устройства положе принцип сигнатурного контрол . Тесто вые воздействи , формируегуше генерат ром 3 псевдослучайных кодов, поступа ют через блок 2 на входы контролируе мого узла 15. Выходные реакции узла 15 с помощью мультиплексора 1 преобразуютс  в последовательный код, поступающий на вход сигнатурного анали saTqpa (регистр 5 сдвига с суммато ром 4 по модулю два в обратной св зи ) , Сигнатурный анализатор из входной последовательности сигналов формирует специфичный дл  каждого контролируемого узла 15 код, называемый сигнатурой. Контроль узла 15 проводитс  в уст ройстве за два этапа. Во врем  перво го этапа осуществл етс  установка в определенное исходное состо ние элементов пам ти (триггеры, счетчики, регистры) узла 15, что необходимо дл  получени  однозначных результато контрол . Во врем  этого этапа на входы контролируемого узла 15 подаютс  коды от генератора 3 псевдослучайных кодов. Работа сигнатурного анализатора при этом блокируетс . Число кодов, используемых дл  приведени  в исходное состо ние узла 15, зависит от структуры этого блока и определ етс  экспериментально. На втором этапе контрол  осуществл етс  формирование сигнатуры контролируемого узла 15, характеризующей его работоспособность. ,Во врем  второго этапа контрол  на входы узла 15 подаютс  коды с выходов генератора 3 псевдослучайных кодов. После подачи каждого кода осуществл етс  преобразование параллельной выходной реакции узла 15 в последовательный код с помощью мультиплексора 1. Управление работой мультиплексора 1 осуществл ют шифратор 8, элемент ИЛИ-НЕ 9, блок 10приоритетов, группа элементов И 11и группа триггеров 12. Сигналы с выхода мультиплексора 1 поступают н.вход сигнатурного анализатора, где формируетс  сигнатура контролируемого узла 15, Блок 6 управл ет работой всех узлов устройства. Число кодов генератора 3 псевдослучайных кодов,-используемых дл  проведени  второго этапа контрол , выбираетс  из учета полноты контрол  узла 15 и зависит от .структуры этого блока и определ етс  экспериментально . Начало работы устройства задаетс  сигналом по входу 14, который поступает на первый вход блока 7 и устанавливает в единичное состо ние триггер 22. При этом с нулевого входа триггера 21 снимаетс  сигнал логического нул , удерживающий его в нулевом состо нии, и на информационный вход этого триггера подаетс  сигнал логической единицы; По положительному фронту импульса с выхода задающего генератора 20 триггер 21 устанавливаетс  в единичное состо ние и разрешает прохождение импульсов с выхода генератора 20 через элемент и 19 на выход блока-7,.Тактовые импульсыс выхода блока 7 выработки синхросигналов поступают на вход блока 6 управлени .В блоке 6 управлени  сигнал с инверсного выхода триггера 40 разрешает прохождение тактовых импульсов через элемент И 29 на счетный вход вычитающего счетчика 26 и через элемент И 29 и элемент ИЛИ 25 на вход синхронизации генератора 3 псевдослучайных кодов. Каждый тактовый импульс.уменьшает на единицу содержимое вычитающего счетчика 26 и вызывает формирование на выходах генератора 3 псевдослучайных кодов очередного кода, поступающего через блок 2 на входы контролируемого узла 15. Эти коды привод т в исходное состо ние элементы пам ти узла 15. После прохождени  тактовых импульсов на выходе переполнени  вычитающего счетчика 26 формируетс  импульс, устанавливающий триггер 40 в единичное состо ние. При этом запрещаетс  прохождение тактовых импульсов через элемент И 29. На этом завершаетс  . первый этап контрол  логического блока 15 и начинаетс  второй этап. Сигнал с пр мого выхода триггера 40 разрешает прохождение тактовых импульсов через элемент И 30 на синхровходы триггеров 12. В исходном состо нии на выходе элемента ИЛИ-НЕ 9 установлен сигнал логического нул , разрешакицвй прохождение тактовых импульсов с выхода элемента И 30 через элемент И 31 блока упрдвлени  6 на вход синхронизации регистра 5 сдвига сигнатурного анализатора. Тактовые импульсы, поступающие на вход синхронизации регистра 5 сдвига , производ т запись выходных сигналов контролируемого узла 15 в сиг натурный анализатор. Этот процесс осуществл етс  след ющим образом. Иа трех выводах, которые  вл ютс выходами, на первые входы элементов И 11 поступают сигналы логической единицы с блока 2 переключателей. На первые входы остальных элементов И из группы 11. подаютс  сигналы логического нул , на выходах этих эле ментов И удерживаетс  сигнал логиче кого нул  в. течение всего времени контрол  узла 15, На вторые входы элементов И 11 поступают сигналы ло гической единицы с инверсных выходов триггеров 12, которые в исходном состо нии обнулены. Сигналы логической единицы с выходов элементов И 11 подаютс  на соответствующие входы блока 10 приорететов. Блок 10 приоритетов из этих сигна лов выбирает один с наибольшим приоритетом и формирует на этом выходе сигнал логической единицы, на оста.ль ных выходах блока 10 приоритетов устанавливаютс  сигналы логического нул . Сигнал с этого выхода блока 10 приоритетов вызывает по вление на выходах шифратора 8 кода, который, поступа  на управл ющие входы мультиплексора 1, обеспечивает подключение через него этого вывода контролируемого узла 15 к входу сумматора 4по модулю- два сигнатурного анализатора . Тактовый импульс, поступающий на вход синхронизации регистра 5сдвига, по переднему (прлржительному ) фронту производит запись сигнала с этого вывода узла 15 в сигнатурный анализатор. По заднему (отрицательному) фронту этого же тактового импульса, приход щего на синхровходы триггеров 12, соответствующий триггер уста. навливаетс  в единичное состо ние, поскольку на его единичный вход поступает сигнал логюгеской единицы с соответствующего выхода блока 10 приоритетов, а на нулевой вход сигнал логического нул  с выхода элемента ИЛИ-НЕ 9, Остальные триггеры группы 12 обнулены и своего состо ни  не измен ют, поскольку на их единичных и нулевых входах присутствуют сигналы логического нул . После того, как триггер 12 установитс  в единичное состо ние, сигнал с его инверсного выхода вызывает по вление на выходе соответствующего элемента И 11 сигнала логического нул , Теперь на входы блока 10 приоритетов поступают сигналы логической еди йицы с выходов остальных элементов и. Блок 10 приоритетов из этих сигналов выбирает один наиболее приоритетный , например сигнал с выхода элемента И 11, и выставл ет на своем выходе сигнал логической единицы (на остальных выходах выставл ютс  сигналы логического нул ). На выходах шифратора 8 по вл етс  новый код, обеспечивающий подключение вывода контролируемого логического блока 15 через мультиплексор 1 к входу сигнатурного анализатора. По переднему фронту тактового импульса на входе синхронизации регистра 5 сдвига осуществл етс  запись в сигнатурный анализатор выходной, реакции с вывода логического узла 15, а по заднему фронту этого же тактового импульса, поступающего на синхровход триггеров 12 группы, триггер устанавливаетс  в единичное состо ние. Аналогичным образом происходит запись в сигнатурный анализатор сигнала следующего вывода логического узла 15, По окончании регистрации выходной реакции узла 15 в сигнатурном анализаторе триггеры 12, соответствующие выходам, оказываютс  установленными в единичное состо ние, на выходах элементов И 11 и на выходах блока 10 приоритетов устанавливаютс  сигналы логического нул , В результате , на выходе элемента ИЛИ-НЕ 9 формируетс  сигнал логической единицы, который,поступа  на вход блока 6 . управлени , запрещает прохождение тактовых импульсов через элемент И 31 на синхровход регистра 5 сдвига и разрешает прохождение тактового импульса с выхода элемента И 30 через элемент И 28 на счетный вход вычитающего счетчика 27 и через элемент И 28 и элемент ИЛИ 25 на синхравход генератора 3 псевдослучайных кодов, В результате, на единицу уменьшаетс  содержимое вычитакидего счетчика 27, а на выходах генератора 3 псевдослучаных кодов.происходит смена кода. На выходах контролируеMoro узла 15 по вл етс  реакци  на новое входное тестовое воздействие, Tot же тактовый импульс, который прои1;водит смену кода генератора 3 псевдослучайных кодов, происходит через элемент И 30 на входа синхронизации триггеров 12 группы и сбрасывает в нулевое состо ние триггеры, которые соответствовали выходам единичных , поскольку на входах триггеров присутствует сигнал логического нул , а на нулевых входах сигнал логической единицы с выхода элемен- та ИЛИ-НЕ 9. На входы элементов И поступают сигналы логической единицы с инверсных выходов триггеров. На соответствующем выходе блока 10 приоритетов выставл етс  сигнал логической адиницы . На выходе элемента ИЛИ-НЕ 9

формируетс  сигнал логического нул , который запрещает прохождение тактовых импульсов на вход синхронизации генератора 3 псевдослучайных кодов и на счетчный вход вычитающего счетчика 27 блока б управлени  и разрешает прохождение тактовых импульсов на синхровход регистра 5 сдвига сигнатурного анализатора. Далее повтор етс  описанный процесс последовательной регистрации выходных сигналов контролируемого узла в сигнатурном анализаторе. Таким образом , после каждой смены кода на выходах генератора 3 псевдослучайных кодов происходит запись реакции контролируемого логического блока в сигнатурный анализатор. Это продолжаетс  до тех пор, пока не произойдет обнуление вычитаквдего счетчика 27 в блоке б управлени . При этом на выходе переполнени  вычитаквдего счетчика 27 формируетс  импульс, устанавливающий в единичное состо ние триггер 24, Сигнал с инверсного выхода триггера 24 сбрасыает в нулевое состо ние триггер 22 .блока 7 выработки синхросигналов, который, в свою очередь, обнул ет триггер 21. Сигнал с пр мого выхода триггера 21 запрещает прохождение импульсов с генератора 20 через элемент И 19 на вход блока б управлени . На этом завершаетс  контроль логического узла 15.

Итак, в предлагаемом устройстве . в процессе формировани  сигиатуры производитс  подключение к входу

сигнатурного анализатора только тех выводов контролируемого блока, которые  вл ютс  выходами. Лишь они участвуют в формировании сигнатуры контролируемого блока. В устройствепрототипе после выдачи на контролируемой блок тестового воздействи  к входу сигнатурного анализатора должны последовательно подключатьс  с помощью прербразовател  параллельно0 го кода в последовательный как микюлум h-1 выводов контролируемого блока из расчета, что л- общее число выводов этого блока, а (и -1)- максимально возможное число его вы5 ходов. В противном случаеограничи ваетс  область применени  устройства -, прототипа. На практике 80% логических блоков имеют в среднем п/2 выходов . Поэтому при контроле большинства логических блоков в устрой0 стве-прототипе ка сда  реакци  контролируемого блока на псеводос тучайный входной код преобразуетс  в сиг-, натуру за п-1,тактов, а в предлагаемом устройстве - за п/2 тактов. Та-:

5 КИМ образомf введение в устройство блока управлени , шифратора, блока приоритетов, группы элементов И и группы триггеров увеличивает в среднем вдвое его быстродействие. Повы0 шение быстродействи  устройства, в свою очередь, позвол ет сократить врем  контрол  цифровой аппаратуры или при том же времени контрол  увеличить достоверность контрол  путем

5 проведени  его на большем числе входных тестовых воздействий контролируилого блока.

i r k

-r

-r -IIA Ф Ф

I «« «

5 1x1

w

;4

i

У t: / i

W

A

gl/

iClR

J Л

J /f -C(

M г

k ь b l

IS

./.

IS

16

РП

put.2

fPt/g.S

аг. 6

Claims (3)

1.УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ, содержащее генератор псевдослучайных кодов, блок переключателей, мультиплексор, сумматор по модулю два, регистр сдвига, элемент ИЛИ-НЕ, причем группа выходов генератора псевдослучайных кодов соединена соответственное первой группой входов блока переключателей; 'первая группа выходов которого соединена с группой выводов проверяемого узла и с группой информационных входов мультиплексора, выход которого соединен с входом свертки по модулю два, группа входов которого соединена с группой выходов регистра сдвига, информационный вход которого соединен с выходом свертки по модулю два, отличающееся тем, что, с целью повышения быстродействия, в него введены блок управления, блок выработки синхросигналов, шифратор, блок приоритетов, группа элементов И и группа триггеров, причем вход запуска устройства соединен с первым управляющим входом блока выработки синхросигналов, выход которого соединен с первым входом блока управления, первый выход которого соединен с вторым управляющим входом блока выработки синхросигналов, второй выход блока управления соединен с синхровходами триггеров группы, ^установочные входы которых соединены с установочным входом блока выработки синхросигналов,с установочным входом блока управления, с установочным входом регистра сдвига, с установочным входом генератора псевдослучайных кодов и с входом начальной установки устройства, группа выходов которого соединена с группойвыходов регистра сдвига, синхровход которого соединен с третьим выходом блока управления, второй вход которого соединен с выходом элемента ИЛИ-HE, с нулевыми входами триггеров группы, единичные входы которых соединены соответстг венно с выходами блока приоритетов, с входами элемента ИЛИ-HE и с входами шифратора, выходы которого соединены с адресными входами мультиплексора, вторая группа выходов блока переключателей соединена соответственно с первыми входами элементов И группы, вторые входы которых соединены соответственно с инверсными выходами триггеров группы» выходы элементов И группы соединены с входами блока приоритетов, четвер- I тый выход блока управления соединен. ] с управляющим входом генератора псев-1 дослучайных кодов, причем блок управ-1 ления содержит два триггера, два счетчика, четыре элемента И,, элемент НЕ, элемент -ИЛИ, причем первая и вто-] рая группы информационных входов устройства соединены соответственно с группами информационных входов пер- вого и второго счетчиков, синхровходы которых соединены с нулевыми входами первого и второго триггеров, с установочным входом блока, управляющие входы счетчиков соединены соответственно с первым и вторым входами элемента ИЛИ и соединены соответ ственно с выходами первого и второго элементов И, первый вход блока соединен с первым входом первого элемента И, с первым входом третьего элемента И, второй вход которого соеди нен с прямым выходом первого триггера, инверсный выход которого соединен с вторым входом первого элемента И, выходы переполнения первого и второго счетчиков соединены соответственно с единичными входами первого и второго триггеров, инверсный выход второго триггера является первым выходом блока, второй выход которого соединен р первым входом второго элемента И, с первым входом четвертого элемента И и с выходом третьего элемента И, второй вход четвертого элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом второго элемента И и является вторым входом блока, третий вход которого соединен с выходом четвертого элемента И, четвёртый выход которого .соединен с управляющим входом генератора псевдослучайных кодов.

2. Устройство по п.2, о т л и чающееся тем, что блок выработки синхросигналов содержит два триггера, задающий генератор, элемент И, элемент ИЛИ, причем выход задающего генератора соединен с первым входом элемента И, с синхровходом первого триггера, выход которого соединен с вторым входом элемента И, выход которого является выходом блока, первый управляющий вход которого соединен с единичным входом второго триггера, второй управляющий вход блока соединен с первым входом элемента ИЛИ, второй вход которого соединен с установочным входом блока, выход элемента ИЛИ соединен с нулевым входом второго триггера, инверсный выход которого соединен... с нулевым входом первого триггера, информационный вход которого соединен с прямым выходом второго триггера.

3. Устройство поп.1, отличающееся тем, что блок приоритетов содержит η -1 элементов. НЕ, где η-число входов блока, п-1 элементов И, причем первый вход блог ка соединен с входом первого элемен-г та НЕ Ή является первым выходом блока, входы со второго по (п-1)-й ко-, торого соединены с входами соответствующего элемента НЕ и с первыми . входами элементов И соответственно с первого по ( п-1)-й, выход i-ro элемента НЕ, где ί равно 1,2..., (η -1, соединен с входами с первого по п-й элементов И, с -го по ( п-1)-й выходы элементов И являются соответственно входами с второго, по п-й блока.