JP3699488B2 - 位相位置の測定法および測定装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、請求項１の上位概念に示された方法ならびにこの方法を実施するのに適している装置に関する。
【０００２】
本発明はクロックパルスにより制御されるディジタル装置に関する。
【０００３】
【従来の技術】
クロックパルスにより制御される回路の場合、入力側は通常は離散的な時点において走査検出される。クロックパルスが例えば１ＭＨｚの値を有する時は、これらのクロックパルスは１マイクロ秒の間隔で現れる。全部の入力信号も通常は１マイクロ秒の間隔で即ちクロックパルスの時点において走査検出されて評価される。
【０００４】
このことは、入力信号の時間的分解能が１マイクロ秒よりも細分化はできないことを意味する。入力信号の変化が１つのクロックより例えば０．１マイクロ秒前にまたは０．５マイクロ秒前に生じたか否かは、例えば１ＭＨｚでクロックパルス制御されるディジタル回路によっては区別できない。
【０００５】
この目的で、例えば先行の出願、ドイツ連邦共和国第Ｐ４１２３３８８．３号に示されている位相測定回路が適している。この位相測定回路は、入力信号（テスト信号とも称される）と基準信号（システムクロックパルスと等しくできるかまたはこれから導出できる）との間の位相関係を測定する。それによって例えば、後置接続されている回路段が入力信号により制御される、即ちクロック制御され、システムクロックパルスによって制御されないように、できる。
【０００６】
入力信号において有意な変化が生ずると例えば負方向側縁が生ずると、クロックパルスパターンにおけるこの変化を含む相対的な時間位置が測定され記憶され送出される。この種の回路により、ディジタル回路のクロックパルスパターンにおける入力信号の有意な変化の相対的な時間位置を測定できる。
【０００７】
しかしこの位相測定回路の出力信号は、方式に起因して入力信号における変化よりも所定の時間だけ遅延して現れる。この出力信号の現れる時点は入力信号における変化の時点と以後の遅延時間により定められる。出力信号の発生を予測することはできない。これにより後続の回路段への転送が適正に行われなくなる。これらの回路段はそれらの入力信号を、クロックパルスにより設定されている時点においてラッチしている。
【０００８】
位相測定回路の出力信号が、この出力信号がラッチされるその時点に現れる場合があり得る。この場合、この出力信号が当該クロックパルスの前に現れたのか、または後に現れたのかの判定があいまいとなる。この判定は偶然によりまたはノイズにより決められる。判定が誤まると、このことは１クロックパルス全部の位相測定エラーに例えば１ＭＨｚのクロックパルス周波数の場合は１マイクロ秒の位相エラーに相当する。
【０００９】
【発明が解決すべき問題点】
本発明の課題は、この判定のあいまいさを阻止し、各々の時点に生じ得る位相測定回路の出力信号を、後置接続されている回路段の動作クロックパルスによりあいまいでなくラッチして検出することである。
【００１０】
【課題を解決するための手段】
この課題は請求の範囲１に示された方法およびこれを実施する装置により、解決されている。
【００１１】
本発明によれば、テスト信号と基準信号との間の位相比較にもとづいて形成される比較信号が２つの群に分割される。第１の群は、後置接続されている回路段の動作クロックパルスの第１の位相位置と比較され、比較信号の第２の群は後置接続されている回路段の動作クロックパルスの第２の位相位置と比較される。
【００１２】
基準信号は例えば位相測定回路用の動作クロックパルスから、および／または、後置接続されている回路段から導出されるか、またはこの動作クロックパルスと同一にできる。
【００１３】
基準信号の位相位置は、ディジタル的な経過（ハイ、ロー；ないし“１”，“０”）の場合はこれらの両方の状態の間が区別されるように、規定できる。
【００１４】
アナログの基準信号の場合、例えば基準信号が正弦波状、のこぎり波状等に経過する場合、所定の振幅値による区別が行われる。
【００１５】
従属形式の請求項に具体的な構成が示されている。
【００１６】
比較信号の各々が固有の比較線路を介して導かれ、これらの比較線路は２つの群に分割されている。第１の群の比較線路は第１の比較ユニットへ例えば第１のレジスタへ導かれ、第２の群の比較線路が第２のユニットへ例えば第２のレジスタへ導かれる。第１のレジスタは基準信号の第１の位相位置によりラッチされ、第２のレジスタは基準信号の第２の位相位置によりラッチされる。
【００１７】
相応の出力信号が別の回路段へ例えば別のレジスタ、別の評価回路等へ導かれる。
【００１８】
【実施例】
次に本発明の実施例を図面を用いて説明する。
【００１９】
実施例の説明に入る前に、図面において個々に示されているブロックは本発明を一層良く理解するためにだけ用いることを、前置きしておく。これらのブロックのうちの個々のまたは複数個のブロックはユニットにまとめることができる。これらは集積化技術でまたはハイブリッド技術としてまたはプログラム制御されるマイクロコンピュータとして、またはその制御に適するプログラムの一部として実現できる。
【００２０】
しかし個々の回路段に含まれるエレメントは、個別部材として実施することもできる。
【００２１】
図１に示されたブロック図は、回路段１１と遅延素子縦続接続回路１２を有する発振器１０を示す。この遅延素子縦続接続回路１２は遅延素子１３ａ，１３ｂ……，１３ｎから構成される。ここに図示されている発振器は、既に先行の出願、第Ｐ４１２３３８８．３号に詳細に示されているため、ここでは説明しない。
【００２２】
遅延素子の入力信号は、スイッチング段に所属するラッチ素子１４ａ，……，１４ｎの各１つの入力側へ導かれる。これらのラッチ素子１４はこの実施例においてレジスタとして構成されている。入力テスト信号と基準信号（クロック）との間の位相関係は、入力テスト信号を基準信号の多数の位相との比較によって決定される。遅延素子１３ａ……１３ｎの入力／出力は、それぞれラッチ素子１４ａ……１４ｎの入力側に供給され、それぞれのラッチ素子は基準信号の多数の位相で閾値段１６からの入力テスト信号をその有意な変化例えば立上り縁に基づきラッチされる。すなわち、ラッチ１４ａ……１４ｎにおいて“１”または“０”がラッチされる。
【００２３】
レジスタ１４の出力側は一部はインバータ１７へ、一部は直接、ＮＯＲゲート１８へ導かれる。例えば、ラッチ素子１４ａにおいて“１”が出力され、ラッチ素子１４ｂにて“０”が出力されるとするとラッチ素子１４ａの“１”の出力信号はインバータ１７ａで反転され０となりＮＯＲゲート１８ａの一方の入力側に供給され、他方の入力側にはラッチ素子１４ｂの“０”出力が供給される。したがって、ＮＯＲゲート１８ａの出力側に比較信号Ｖｓ．１として“１”出力が現れる。
【００２４】
ＮＯＲゲート１８の出力信号はいわゆる比較信号Ｖｓ．１，……，Ｖｓ．ｎを形成する。これらはそれぞれ固有の比較線路を介して導かれる。これらの比較線路の第１の群は第１のレジスタ１９へ導かれ、比較線路の第２の群は第２のレジスタ２０へ導かれている。第１のレジスタ１９はこの実施例においては、発振器１０により発生される基準信号ＲＳによりラッチされる。この基準信号は反転段２１へも導かれる。反転段の出力信号は第２のレジスタ２０の制御のために用いられる。
【００２５】
レジスタ１９，２０の出力信号は、同じく基準信号ＲＳによりラッチされる第３のレジスタ２２へ、導かれる。
【００２６】
レジスタ２２の出力信号は一方では、テスト信号ＴＳの一義的な位相位置の情報を含み、さらにここには図示されていない評価段へ導くことができる。レジスタ２２の出力信号は他方ではＮＯＲゲート２３へ導かれる。このＮＯＲゲートの出力信号は、レジスタ１９，２０，２２ならびにスイッチング装置１５のためのリセット信号として用いられる。
【００２７】
次に図１の実施例の動作を図２を用いて説明する。
【００２８】
基準信号は方形波信号として形成されていて、
時点ｔ０においてローからハイへの立上り縁を有し、
時点ｔｍにおいてハイからローへの立下り縁を有し、
時点ｔｎにおいて再びローからハイへの立上り縁を有する。方形波は周期的に繰り返される。
【００２９】
時点ｔｘにおいてテスト信号ＴＳが著しい変化を有し、これは閾値段１６を介して、レジスタ１４がラッチされるようにトリガする。内部の走行時間遅延により、比較信号Ｖｓ．ｘはｔｘ以後の時点において論理値ゼロから論理値１へ切り換えられる。時点ｔｘは図２において次のように選定されている。即ちＶｓ．ｘの切り換えられた以後の時点において、まだ基準信号の側縁ｔｍの手前にあるように、選定されている。
【００３０】
ある１つの場合、閾値段１６の切換は、ラッチ素子１４が時点ｔｙにおいてラッチされるように、行われるとする。そのため比較信号Ｖｓ．ｙは、時点ｔｍと近似的に等しい時点−ここにおいて基準信号の負方向側縁（“１”から“０”へ）が現れる−に“１”へ切り換えられる。
【００３１】
その他の場合においては閾値段１６の切り換えが時点ｔｚにおいて行われるとする。所属の比較信号Ｖｓ．ｚは、近似的に時点ｔｎ−ここにおいて基準信号の正の側縁（“０”から“１”へ）が現れる−と同じである以後の時点においてはじめて１へ切り換えられる。
【００３２】
レジスタ１９，２０は、その入力側に加わる信号が、所定の方向の、正または負の方向への側縁が加わる時点にラッチされるように、動作する。もし両方のレジスタが基準信号の同じ側縁でラッチされるとすると、ｔｚに生ずる、テスト信号の有意な変化が、基準信号の最初のまたは以後の周期期間に計数されることがあり得る。これにより位相測定の際に周期期間の不正確さが生じてしまう。
【００３３】
しかしこの実施例においてはレジスタ１９，２０が基準信号ＲＳの異なる位相でラッチされる。そのためレジスタが正の側縁によりラッチされる時は、第１群の比較信号は時点ｔｎにおいて、および第２群の比較信号は時点ｔｍないしｔｍ′において、レジスタ１９または２０により処理される。そのためテスト信号の基準信号への一義的な位相関係が保証されている。
【００３４】
どちらの比較信号が第１の群に、およびどちらの比較信号が第２の群に属するかの決定は、実質的に、使用される装置の走行時間遅延に依存する。この実施例において前提とされていることは、回路段１６，１７，１８によりそれぞれ１単位時間ｔだけ遅延され、そのため比較信号Ｖｓが時点ｔｘ＋３ｔ，ｔｙ＋３ｔ、またはｔｚ＋３ｔにおいて発生することである。
【００３５】
不正確さを回避する目的で、時点ｔｍにおける立下り側縁によりラッチされる比較信号Ｖｓがこの時点には現れないことを保証する必要がある。即ち比較信号Ｖｓは、常にｔｍの前かｔｍの後に現れるべきである。
【００３６】
同じことが、時点ｔｎにおける立上り側縁によりラッチされる比較信号に対しても当てはまる。
【００３７】
前述の実施例の変形実施例は、次の修正のうちの少なくとも１つを有することができる：
比較信号の各々を固有の比較線路を介して導くのではなく、複数個のまたは全部の比較信号Ｖｓを、例えば時分割多重法および／または周波数分割多重法を用いて、共通の１つの線路を介して導くことも可能である。両方の群への分割は例えば、比較信号によりまたは時間に関して制御できるスイッチング手段を用いて可能である；
レジスタ１９，２０の出力を、レジスタ２２を用いることなく、レジスタ１４、レジスタ１９、レジスタ２０をリセットするために用いることができる。
【００３８】
異なるレジスタ１９，２０を次のように使用することができる。即ち例えばレジスタ１９が信号ＲＳの立上り縁の際に比較信号Ｖｓを転送し、レジスタ２０が信号ＲＳの立下り縁の際に信号Ｖｓを転送することができるように、使用できる。この場合は反転段２１が省略できる；
信号ＲＳは発振器１０から発生する必要がない。それに代えて、ＲＳは任意の別の回路段から発生できる、または発振器１０を同期化することもできるシステムクロックパルスから任意の方法で導出できる。
【００３９】
補足すると、本発明はテレビジョン信号の処理の場合に用いることができる。
【図面の簡単な説明】
【図１】 本発明の実施例のブロック図である；
【図２】 図１の実施例の動作を説明する時間ダイヤグラム図である。
【符号の説明】
１０ 発振器、 １１ 回路段、 １２ 遅延素子縦続接続回路、 １３ａ〜１３ｎ 遅延素子、 １４ａ〜１４ｎ ラッチ素子、 １５ スイッチング段、 １６ 閾値段、 １７，２１ 反転段、 １８，２３ ＮＯＲゲート、 １９，２０，２２ レジスタ

Claims (4)

1. テスト信号（ＴＳ）の、基準信号（ＲＳ）に対する位相位置の測定方法であって、
   前記基準信号（ＲＳ）と前記基準信号（ＲＳ）を順次時間シフトした信号とを前記テスト信号（ＴＳ）の有意な変化によってラッチし、前記ラッチされた信号を順次、反転された状態及び非反転された状態でそれぞれＮＯＲ回路で論理結合し、複数の比較信号（Ｖｓ．１〜Ｖｓ．ｎ）を発生し、
   前記複数の比較信号（Ｖｓ．１〜Ｖｓ．ｎ）のうちの第１群は前記基準信号（ＲＳ）の正のパルス期間内に現れるテスト信号の有意な変化を表わす信号であって、前記基準信号（ＲＳ）の次の正のパルスの立上り縁に基づいてラッチされるものであり、
   前記複数の比較信号（Ｖｓ．１〜Ｖｓ．ｎ）のうちの第２群は前記基準信号（ＲＳ）の正のパルスと次の正のパルスとの間の期間内に現れるテスト信号の有意な変化を表す信号であって、前記基準信号（ＲＳ）の次の正のパルスの立下り縁に基づいてラッチされるものであり、
   当該ラッチされた第１群及び第２群の比較信号に基づいてテスト信号の位相位置を定めることを特徴とする、位相位置の測定方法。
2. 基準信号（ＲＳ）に対してテスト信号（ＴＳ）の位相位置を測定するための装置であって、
   前記基準信号（ＲＳ）と前記基準信号（ＲＳ）を遅延素子縦続回路（１２）によって順次時間シフトした信号とを、スイッチング装置（１５）のラッチ素子（１４）において、前記テスト信号（ＴＳ）の有意な変化によってラッチし、ラッチされた出力信号を順次、インバータ（１７）で反転された状態及び非反転された状態でそれぞれ論理結合して、複数の比較信号（Ｖｓ．１〜Ｖｓ．ｎ）を発生するためのＮＯＲ回路（１８）と、
   前記複数の比較信号（Ｖｓ．１〜Ｖｓ．ｎ）のうちの第１群をラッチするための第１レジスタ手段（１９）と、
   前記複数の比較信号（Ｖｓ．１〜Ｖｓ．ｎ）のうちの第２群をラッチするための第２レジスタ手段（２０）とを備え、
   前記第１のレジスタ手段（１９）は、前記基準信号（ＲＳ）の正のパルス期間に現れるテスト信号の有意な変化を表す比較信号の第１群を、前記基準信号（ＲＳ）の次の正のパルスの立上り縁に基づいてラッチし
   前記第２のレジスタ手段（２０）は、前記基準信号（ＲＳ）の正のパルスと次の正のパルスとの間に現れるテスト信号の有意な変化を表す比較信号の第２群を前記基準信号（ＲＳ）の次の正のパルスの立下り縁に基づいてラッチすることを特徴とする、位相位置測定装置。
3. 比較信号（Ｖｓ）の各々が固有の比較線路を介して導かれ、第１群の比較線路は、第１レジスタ手段（１９）に接続されており、第２群の比較線路は、第２レジスタ手段（２０）に接続されていることを特徴とする、請求項２記載の位相位置測定装置。
4. 第２レジスタ手段（２０）は、インバーター（２１）を経由して制御されることを特徴とする、請求項２又は３記載の位相位置測定装置。

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