JPH04175914A - パルス発生装置 - Google Patents
パルス発生装置Info
- Publication number
- JPH04175914A JPH04175914A JP2303654A JP30365490A JPH04175914A JP H04175914 A JPH04175914 A JP H04175914A JP 2303654 A JP2303654 A JP 2303654A JP 30365490 A JP30365490 A JP 30365490A JP H04175914 A JPH04175914 A JP H04175914A
- Authority
- JP
- Japan
- Prior art keywords
- register
- bit
- circuit
- timer
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 7
- 230000010355 oscillation Effects 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 235000013405 beer Nutrition 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- ZPUCINDJVBIVPJ-LJISPDSOSA-N cocaine Chemical compound O([C@H]1C[C@@H]2CC[C@@H](N2C)[C@H]1C(=O)OC)C(=O)C1=CC=CC=C1 ZPUCINDJVBIVPJ-LJISPDSOSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/14—Time supervision arrangements, e.g. real time clock
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
この発明は、集積回路上に形成されたパルス発生装置の
構成に関するものである。 〔従来の技術〕 第３図は、いわゆるアウトプットコンベア形の８ビツト
タイマ回路を内蔵したマイクロコンピュータの例を示す
、アウトプットコンベア形のタイマ回路については、公
開特許公報昭５５．４４７００に説明が有るので参照し
ていただきたい。 図において、１はマイクロコンピュータ、２は内蔵され
るＣＰＵ、３はタイマ回路であり、ＣＰＵ２とタイマ３
はデータバス４で接続されている。 ５は発振回路で、端子ＸＩＮとＸ０ＵＴの間にはセラミ
ック発振子６とバイアス抵抗７が接続され、マイクロコ
ンピュータ内部の増幅器８との組合せで発振子６固有の
周波数の信号を発生しＣ，Ｐ Ｕ ２とタイマ回路３に
、供給する。タイマ回路３には、タイマレジスタ９、コ
ンベアレジスタ１０、制御レジスタｌｌａ、ｌｌｂ、Ｉ
ｌｃ、Ｉｌｄからなるタイマ制御レジスタ１１、タイマ
ステータスレジスタ１２の４個のレジスタがありそれぞ
れデータバス４に接続されている。これらに対してＣＰ
Ｕ２よりデータを読み、一部は書き込むこともできる。 図中、タイマ制御レジスタ１１とタイマステータスレジ
スタ１２のデータバス接続の様子は本発明とは直接関係
がないので示していない。 シフトレジスタのタイマレジスタ９とコンベアレジスタ
１０の各ビットは、比較回路２０の各比較部で比較され
、全比較部の比較結果が一致検出回路としての８ビツト
のＡＮＤ回路２１に入力されている。 比較回路２０の各比較部は２人力が一致のときのみＨを
出力し、８ビツトのＡＮＤ回路２１は全入力が全てＨの
ときのみＨを出力する。 タイマ回路３には、クロック入力信号１３があり、発振
回路５または外部用の端子ＴＩＮからの信号が接続可能
で、タイマ制御レジスタ１１の一つであるクロック選択
ビットｌｌａによってスイッチの切り替えが行われる。 ここで、クロック選択ビットｌｌａが「１」なら端子Ｔ
ｉＮ側、「０」なら発振回路５側に接続される。また、
タイマ制御レジスタ１１のクロック停止ど・ノドＩｌｂ
によって、クロ、クソースの接続をスイッチを介して切
り放すことも可能である。ここで、クロック停止ビット
ｌｌｂが「１」なら接続、「０」なら解放である。タイ
マ回路３には、コンベア出力信号１４があり、タイマ制
御レジスタ１１の割り込み許可ビット１１Ｃに制御され
るスイッチを通してＣＰＵ２の割り込み入力に接続可能
とされている。 ここで割り込み許可ビットＩＩＣが、「１」なら接続、
「０」なら解放である。 コンベア出力信号１４は、タイマステータスレジスタ１
２を構成するアウトブ・ノドフラグ１２と、トグルフリ
ップフロップ１５にも接続されてし）る。 トグルフリップフロップ１５の出力は、タイマ制御レジ
スタ１１の出力制御ビ・ノドｌｉｄによって直接制御さ
れるスリーステートバッファ１６を通して外部用の端子
ＴＯＵＴに接続されている。ここで、タイマ制御レジス
タ１１の出力制御レジスタｌｌｄが「１」なら出力、「
０」なら出力なしのフローティングである。 次に動作について説明する。ＣＰＵ２は、発振回路５よ
り供給されたクロックに同期して動作する。タイマ回路
では、ＣＰＵがコンベアレジスタ１０に、データを書き
込むことで、比較値が設定される。続いてＣＰＵがタイ
マレジスタ９にデータを書き込むことで、タイマの初期
値が設定される。 クロ、り選択ビットｌｌａを「Ｏ」、クロック停止ビッ
トｌｌｂを「１」にすると、発振回路５からクロック入
力信号１３がタイマレジスタ９に入力される。タイマ回
路３は、クロック入力信号１３のカウントアンプを開始
し、カウント値は常にタイマレジスタ９に現れる。 タイマレジスタ９の値とコンベアレジスタ１０の値は各
ビットについて常に比較されており、全ビットが一致す
るとコンベア出力１４が「１」になる。この出力変化で
、ａ）アウトプットフラグ１２が「１」にセントされる
、ｂ）割り込み許可ビー／ ト１１ Ｃを「１」にしＣ
ＰＵに接続することで、ＣＰＵに割り込み要求がおこな
われる、Ｃ）トグルフリップフロップ１５のトリガ入力
となり、トグルフリップフロップ１５の出力が反転し、
出力制御ビットｌｉｄを「１」にすると、トグルフリッ
プフロップ１５の出力はスリーステートバッファ１６を
通して端子ＴＯＵＴに出力される。 〔発明が解決しようとする課題〕 従来のタイマ回路は上記のように構成さ−れており、ア
ウトプットコンベア出力は、タイマの一周期（２５６カ
ウント）で−回しか発生しないので、例えば端子ＴＯＵ
Ｔの出力波形はタイマの一周期ごとに反転する方形波に
なる。また、割り込み要求もタイマの一周期ごとに発生
する。 ここで、出力波形の反転するタイミング（周′Ｍ）をさ
まざまに変化させるには、出力が反転するごとに、つぎ
に反転させる時刻を、プログラムによってコンベアレジ
スタ１０に設定しなお子必要があり、ＣＰＵにプログラ
ム実行の負担がかかることになる。また、出力反転を行
う間隔を非常に短くする場合は、プログラムによるコン
ベアレジスタｌＯの設定が、間に合わなくなるため、不
可能になるという欠点があった。さらに、割り込み要求
の間隔をさまざまに変化させたい場合も、同様な困難が
あった。 この発明は上記の問題点を解消するためになされたもの
で、タイマ動作に必要な、ＣＰＵのプログラム実行の負
荷を軽減するとともに、さまざまな波形発生が可能なパ
ルス発生ＶｔＷＬを得ることを目的とする。 〔課題を解決するための手段〕 この発明に係わるパルス発生装置は、中央演算装置（Ｃ
ＰＵ）２と、このＣＰＵ２から初期値が設定されるとと
もにクロンク入力カウントする複数ビットのタイマレジ
スタ９は、ＣＰＵ２から基準値が設定される複数ビット
のコンベアレジスタ１０は、タイマレジスタ９のカウン
ト（直とコンベアレジスタ１０の基準値とを各ビット毎
に比較する第１比較回路２０は、この第１比較回路２０
の出力値が与えられこの出力値の各ビットが全て同一の
とき一致信号を出力する一致検出回Ｂ２Ｉとを備えたパ
ルス発生装置において、 ＣＰＵ２から比較値が設定される複数ビットのマスクレ
ジスタ１７及びこのマスクレジスタ１７の比較値と上記
第１比較回路２０の出力値とを各ビット毎に比較する第
２比較回路２２を第１比較回路２０と前記一致検出回路
２１との間に介装したパルス発生装置とした。 〔作用〕 比較回路２０で比較された結果、タイマレジスタ９の値
とコンベアレジスタＩＯの値のビット中に不一致のビッ
ト値があっても、この不一致部のビットをマスクレジス
タ１７の該当ビットで置換えて第２比較回路２２から全
ビットの一致信号を出力する。即ち、タイマレジスタ９
とコンベアレジスタ１０の値の比較を、新たに付加した
マスクレジスタ１７で指定するビット数に限定して比較
を行うようにした。 タイマレジスタ９とコンベアレジスタ１０の各ビットを
、マスクレジスタ１７で指定するビットどうしのみ比較
を行うため、タイマレジスタ９とコンベアレジスタ１０
の一部分が一致することで全ビットの同一出力が得られ
一致検出回路２１は一致パルスを出力する。 〔実施例〕 以下、この発明の実施例を第１図をもとに、従来例の構
成と異なる点について説明する。タイマ回路３を除き、
マイクロコンビ二一夕の構成は第３図の従来例と同一で
ある。新たに設けられたマスクレジスタ１７は、データ
バス４と接続されているとともに、マスクレジスタ１７
の各ビットは、ＣＰＵ２によりバス４を介して初期値設
定（Ｈ又はＬに）される、８ビツトのタイマレジスタ９
と８ビツトのコンベアレジスタ１０の各ビットは、第１
比較回路２０の各比較部２０ａ〜２０ｂで比較され、全
比較部２０ａ〜２０ｈの比較結果が８ビツトのＯＲ回路
からなる第２比較回路２２の１入力端子に夫々入力され
る。第２比較回路２２はマスクレジスタ１７と第１比較
回路２０の各ビットを比較部２２ａ〜２２ｈで夫々比較
し、全比較部２２ａ〜２２ｈの比較結果が８ビツトで一
致検出回路としてのＡＮＤ回路２１に入力されている。 第１比較回路２０の各比較部２０ａ〜２０ｈは２人力が
一致したときのみＨを出力するが、第２比較回路２２の
各比較部２２ａ〜２２ｈは２人力のうち一方がＨであれ
ばＨを夫々出力する。 タイマレジスタ９はシフトレジスタであり、１カウント
ごとに上位へくり上ってデータを保持する。タイマレジ
スタ９とコンベアレジスタ１０の各ビットについて第１
比較回路２０により一致出力（ＥＸＮＯＲ）を発生し、
この一致出力とマスクレジスタ１７の各ビット値とにつ
いて第２比較回路２２により論理和（ＯＲ）が取られる
。この論理和は８人力論理積（ＡＮＤ）回路に入力され
、コンベア出力Ｉ４が得られる。 次に動作について説明する。ＣＰＵ２は、発振回路５よ
り供給されたクロックに同期して動作する。タイマ回路
３では、ＣＰＵ２がコンベアレジスタ１０に、データを
書き込むことで、比較値が設定される。続いてＣＰＵが
タイマレジスタ９にデータを書き込むことで、タイマの
初期値が設定される。 クロック選択ビットｌｌａを「０」、クロック停止ビン
）ｌｌｂを「１」にすると、発振回路５からのクロック
がクロック入力信号１３となり、タイマ３は、クロック
入力信号１３のカウントアツプを開始し、カウント値は
常にタイマレジスタ９に現れる。 タイマレジスタ９の値とコンベアレジスタ１０の値は、
ビットごとに常に各比較部２０ａ〜２０ｈで比較されて
いる。金側としてマスクレジスタ１７のすべてのビット
を比較有効の設定「０」にすれば、従来のタイマと同じ
動作を行う。つまり、タイマレジスタ９とコンベアレジ
スタ１０の全てのビットの値が一致した時に、コンベア
出力１４が「１」になる。よって、コンベアレジスタ１
０の値を一定にしておくと、タイマ３の一周期で一回コ
ンベア出力が得られる。 次の例として、マスクレジスタ１７の下位５ビツトを比
較有効
構成に関するものである。 〔従来の技術〕 第３図は、いわゆるアウトプットコンベア形の８ビツト
タイマ回路を内蔵したマイクロコンピュータの例を示す
、アウトプットコンベア形のタイマ回路については、公
開特許公報昭５５．４４７００に説明が有るので参照し
ていただきたい。 図において、１はマイクロコンピュータ、２は内蔵され
るＣＰＵ、３はタイマ回路であり、ＣＰＵ２とタイマ３
はデータバス４で接続されている。 ５は発振回路で、端子ＸＩＮとＸ０ＵＴの間にはセラミ
ック発振子６とバイアス抵抗７が接続され、マイクロコ
ンピュータ内部の増幅器８との組合せで発振子６固有の
周波数の信号を発生しＣ，Ｐ Ｕ ２とタイマ回路３に
、供給する。タイマ回路３には、タイマレジスタ９、コ
ンベアレジスタ１０、制御レジスタｌｌａ、ｌｌｂ、Ｉ
ｌｃ、Ｉｌｄからなるタイマ制御レジスタ１１、タイマ
ステータスレジスタ１２の４個のレジスタがありそれぞ
れデータバス４に接続されている。これらに対してＣＰ
Ｕ２よりデータを読み、一部は書き込むこともできる。 図中、タイマ制御レジスタ１１とタイマステータスレジ
スタ１２のデータバス接続の様子は本発明とは直接関係
がないので示していない。 シフトレジスタのタイマレジスタ９とコンベアレジスタ
１０の各ビットは、比較回路２０の各比較部で比較され
、全比較部の比較結果が一致検出回路としての８ビツト
のＡＮＤ回路２１に入力されている。 比較回路２０の各比較部は２人力が一致のときのみＨを
出力し、８ビツトのＡＮＤ回路２１は全入力が全てＨの
ときのみＨを出力する。 タイマ回路３には、クロック入力信号１３があり、発振
回路５または外部用の端子ＴＩＮからの信号が接続可能
で、タイマ制御レジスタ１１の一つであるクロック選択
ビットｌｌａによってスイッチの切り替えが行われる。 ここで、クロック選択ビットｌｌａが「１」なら端子Ｔ
ｉＮ側、「０」なら発振回路５側に接続される。また、
タイマ制御レジスタ１１のクロック停止ど・ノドＩｌｂ
によって、クロ、クソースの接続をスイッチを介して切
り放すことも可能である。ここで、クロック停止ビット
ｌｌｂが「１」なら接続、「０」なら解放である。タイ
マ回路３には、コンベア出力信号１４があり、タイマ制
御レジスタ１１の割り込み許可ビット１１Ｃに制御され
るスイッチを通してＣＰＵ２の割り込み入力に接続可能
とされている。 ここで割り込み許可ビットＩＩＣが、「１」なら接続、
「０」なら解放である。 コンベア出力信号１４は、タイマステータスレジスタ１
２を構成するアウトブ・ノドフラグ１２と、トグルフリ
ップフロップ１５にも接続されてし）る。 トグルフリップフロップ１５の出力は、タイマ制御レジ
スタ１１の出力制御ビ・ノドｌｉｄによって直接制御さ
れるスリーステートバッファ１６を通して外部用の端子
ＴＯＵＴに接続されている。ここで、タイマ制御レジス
タ１１の出力制御レジスタｌｌｄが「１」なら出力、「
０」なら出力なしのフローティングである。 次に動作について説明する。ＣＰＵ２は、発振回路５よ
り供給されたクロックに同期して動作する。タイマ回路
では、ＣＰＵがコンベアレジスタ１０に、データを書き
込むことで、比較値が設定される。続いてＣＰＵがタイ
マレジスタ９にデータを書き込むことで、タイマの初期
値が設定される。 クロ、り選択ビットｌｌａを「Ｏ」、クロック停止ビッ
トｌｌｂを「１」にすると、発振回路５からクロック入
力信号１３がタイマレジスタ９に入力される。タイマ回
路３は、クロック入力信号１３のカウントアンプを開始
し、カウント値は常にタイマレジスタ９に現れる。 タイマレジスタ９の値とコンベアレジスタ１０の値は各
ビットについて常に比較されており、全ビットが一致す
るとコンベア出力１４が「１」になる。この出力変化で
、ａ）アウトプットフラグ１２が「１」にセントされる
、ｂ）割り込み許可ビー／ ト１１ Ｃを「１」にしＣ
ＰＵに接続することで、ＣＰＵに割り込み要求がおこな
われる、Ｃ）トグルフリップフロップ１５のトリガ入力
となり、トグルフリップフロップ１５の出力が反転し、
出力制御ビットｌｉｄを「１」にすると、トグルフリッ
プフロップ１５の出力はスリーステートバッファ１６を
通して端子ＴＯＵＴに出力される。 〔発明が解決しようとする課題〕 従来のタイマ回路は上記のように構成さ−れており、ア
ウトプットコンベア出力は、タイマの一周期（２５６カ
ウント）で−回しか発生しないので、例えば端子ＴＯＵ
Ｔの出力波形はタイマの一周期ごとに反転する方形波に
なる。また、割り込み要求もタイマの一周期ごとに発生
する。 ここで、出力波形の反転するタイミング（周′Ｍ）をさ
まざまに変化させるには、出力が反転するごとに、つぎ
に反転させる時刻を、プログラムによってコンベアレジ
スタ１０に設定しなお子必要があり、ＣＰＵにプログラ
ム実行の負担がかかることになる。また、出力反転を行
う間隔を非常に短くする場合は、プログラムによるコン
ベアレジスタｌＯの設定が、間に合わなくなるため、不
可能になるという欠点があった。さらに、割り込み要求
の間隔をさまざまに変化させたい場合も、同様な困難が
あった。 この発明は上記の問題点を解消するためになされたもの
で、タイマ動作に必要な、ＣＰＵのプログラム実行の負
荷を軽減するとともに、さまざまな波形発生が可能なパ
ルス発生ＶｔＷＬを得ることを目的とする。 〔課題を解決するための手段〕 この発明に係わるパルス発生装置は、中央演算装置（Ｃ
ＰＵ）２と、このＣＰＵ２から初期値が設定されるとと
もにクロンク入力カウントする複数ビットのタイマレジ
スタ９は、ＣＰＵ２から基準値が設定される複数ビット
のコンベアレジスタ１０は、タイマレジスタ９のカウン
ト（直とコンベアレジスタ１０の基準値とを各ビット毎
に比較する第１比較回路２０は、この第１比較回路２０
の出力値が与えられこの出力値の各ビットが全て同一の
とき一致信号を出力する一致検出回Ｂ２Ｉとを備えたパ
ルス発生装置において、 ＣＰＵ２から比較値が設定される複数ビットのマスクレ
ジスタ１７及びこのマスクレジスタ１７の比較値と上記
第１比較回路２０の出力値とを各ビット毎に比較する第
２比較回路２２を第１比較回路２０と前記一致検出回路
２１との間に介装したパルス発生装置とした。 〔作用〕 比較回路２０で比較された結果、タイマレジスタ９の値
とコンベアレジスタＩＯの値のビット中に不一致のビッ
ト値があっても、この不一致部のビットをマスクレジス
タ１７の該当ビットで置換えて第２比較回路２２から全
ビットの一致信号を出力する。即ち、タイマレジスタ９
とコンベアレジスタ１０の値の比較を、新たに付加した
マスクレジスタ１７で指定するビット数に限定して比較
を行うようにした。 タイマレジスタ９とコンベアレジスタ１０の各ビットを
、マスクレジスタ１７で指定するビットどうしのみ比較
を行うため、タイマレジスタ９とコンベアレジスタ１０
の一部分が一致することで全ビットの同一出力が得られ
一致検出回路２１は一致パルスを出力する。 〔実施例〕 以下、この発明の実施例を第１図をもとに、従来例の構
成と異なる点について説明する。タイマ回路３を除き、
マイクロコンビ二一夕の構成は第３図の従来例と同一で
ある。新たに設けられたマスクレジスタ１７は、データ
バス４と接続されているとともに、マスクレジスタ１７
の各ビットは、ＣＰＵ２によりバス４を介して初期値設
定（Ｈ又はＬに）される、８ビツトのタイマレジスタ９
と８ビツトのコンベアレジスタ１０の各ビットは、第１
比較回路２０の各比較部２０ａ〜２０ｂで比較され、全
比較部２０ａ〜２０ｈの比較結果が８ビツトのＯＲ回路
からなる第２比較回路２２の１入力端子に夫々入力され
る。第２比較回路２２はマスクレジスタ１７と第１比較
回路２０の各ビットを比較部２２ａ〜２２ｈで夫々比較
し、全比較部２２ａ〜２２ｈの比較結果が８ビツトで一
致検出回路としてのＡＮＤ回路２１に入力されている。 第１比較回路２０の各比較部２０ａ〜２０ｈは２人力が
一致したときのみＨを出力するが、第２比較回路２２の
各比較部２２ａ〜２２ｈは２人力のうち一方がＨであれ
ばＨを夫々出力する。 タイマレジスタ９はシフトレジスタであり、１カウント
ごとに上位へくり上ってデータを保持する。タイマレジ
スタ９とコンベアレジスタ１０の各ビットについて第１
比較回路２０により一致出力（ＥＸＮＯＲ）を発生し、
この一致出力とマスクレジスタ１７の各ビット値とにつ
いて第２比較回路２２により論理和（ＯＲ）が取られる
。この論理和は８人力論理積（ＡＮＤ）回路に入力され
、コンベア出力Ｉ４が得られる。 次に動作について説明する。ＣＰＵ２は、発振回路５よ
り供給されたクロックに同期して動作する。タイマ回路
３では、ＣＰＵ２がコンベアレジスタ１０に、データを
書き込むことで、比較値が設定される。続いてＣＰＵが
タイマレジスタ９にデータを書き込むことで、タイマの
初期値が設定される。 クロック選択ビットｌｌａを「０」、クロック停止ビン
）ｌｌｂを「１」にすると、発振回路５からのクロック
がクロック入力信号１３となり、タイマ３は、クロック
入力信号１３のカウントアツプを開始し、カウント値は
常にタイマレジスタ９に現れる。 タイマレジスタ９の値とコンベアレジスタ１０の値は、
ビットごとに常に各比較部２０ａ〜２０ｈで比較されて
いる。金側としてマスクレジスタ１７のすべてのビット
を比較有効の設定「０」にすれば、従来のタイマと同じ
動作を行う。つまり、タイマレジスタ９とコンベアレジ
スタ１０の全てのビットの値が一致した時に、コンベア
出力１４が「１」になる。よって、コンベアレジスタ１
０の値を一定にしておくと、タイマ３の一周期で一回コ
ンベア出力が得られる。 次の例として、マスクレジスタ１７の下位５ビツトを比
較有効
〔０〕、残りの上位ビットを比較無効〔１〕に設
定すると、タイマレジスタ９とコンベアレジスタ１０の
各ビット値が５ビツト（３２カウント）以内で一致する
ことになる。そして第１比較回路２０の下位５ビツトの
各比較部２０８〜２０ｅの各出力ビットと、マスクレジ
スタ１７の下位５ビツト（１°）とが第２比較回路２２
の各比較部２２ａ〜２２ｅで比較される。 マスクレジスタ１７の下位５ビツトじ１”）と、コンベ
アレジスタ１０の下位５ビツト出力じ１”）の一致によ
りＡＮＤ回路２１からコンベア出力１４が得られる。こ
れは、タイマの３２カウントおきにコンベア出力１４が
得られることを示している。 さらに別の例として、下位より３ビツト目だけを比較無
効〔１〕に設定すると、タイマの一周期に二回コンベア
出力１４が得られ、コンベア出力１４の間隔は、一方は
長く他方に短い波形が得られる。 第２図にマスクレジスタ１７の下位３ビツトを比較有効
定すると、タイマレジスタ９とコンベアレジスタ１０の
各ビット値が５ビツト（３２カウント）以内で一致する
ことになる。そして第１比較回路２０の下位５ビツトの
各比較部２０８〜２０ｅの各出力ビットと、マスクレジ
スタ１７の下位５ビツト（１°）とが第２比較回路２２
の各比較部２２ａ〜２２ｅで比較される。 マスクレジスタ１７の下位５ビツトじ１”）と、コンベ
アレジスタ１０の下位５ビツト出力じ１”）の一致によ
りＡＮＤ回路２１からコンベア出力１４が得られる。こ
れは、タイマの３２カウントおきにコンベア出力１４が
得られることを示している。 さらに別の例として、下位より３ビツト目だけを比較無
効〔１〕に設定すると、タイマの一周期に二回コンベア
出力１４が得られ、コンベア出力１４の間隔は、一方は
長く他方に短い波形が得られる。 第２図にマスクレジスタ１７の下位３ビツトを比較有効
〔０〕に上位５ビツトを無効〔１〕に設定し、コンベア
レジスタ１０に“１０１”全初期設定したときのタイミ
ングを示す、即ちタイマレジスタ９が“１０１”＝５ク
ロックをカウントして第１比較回路２０の下位３ビツト
の比較部２０８〜２０ｃが“１′を出力する。従って第
２比較回路２２の下位３ビツトの比較部２２ａ〜２２ｃ
と上位５ビツト２２ｄ〜２２ｈとが全て“１″を出力す
るので、コンベア出力１４も“１”となる。 次の５カウントで再びコンベア出力１４は“１”となる
ので、これら一連の立上り区間ｔでＴＯｏＴをＨに保つ
パルスとすることができる。 〔発明の効果〕 以上説明してきたようにこの発明によれば、中央演算装
置（ＣＰ Ｕ）と、このＣＰＵから初期値が設定される
とともにクロフクをカウントする複数ビットのタイマレ
ジスタと、ＣＰＵから基準値が設定される複数ビットの
コンベアレジスタと、タイマレジスタのカウント値とコ
ンベアレジスタの基準値とを各ビット毎に比較する第１
比較回路と、この第１比較回路の出力値が与えられこの
出力値の各ビットが全て同一のとき一致信号を出力する
一致検出回路とを備えたパルス発生装置において、ＣＰ
Ｕから比較値が設定される複数ビー／ ）のマスクレジ
スタ及びこのマスクレジスタの比較値と第１比較回路の
出力値とを各ビット毎に比較する第２比較回路を第１比
較回路と一致検出回路との間に介装したので、コンベア
レジスタの値を変更することなく、一致出力パルスの発
生タイミングを、マスクレジスタへの一回のデータ設定
によって、さまざまに変更でき、これによりＣＰＵのプ
ログラム実行負荷を軽減できるとともに、従来のプログ
ラム処理では発生できなかった短い間隔の波形も、発生
できる等の効果がある。
レジスタ１０に“１０１”全初期設定したときのタイミ
ングを示す、即ちタイマレジスタ９が“１０１”＝５ク
ロックをカウントして第１比較回路２０の下位３ビツト
の比較部２０８〜２０ｃが“１′を出力する。従って第
２比較回路２２の下位３ビツトの比較部２２ａ〜２２ｃ
と上位５ビツト２２ｄ〜２２ｈとが全て“１″を出力す
るので、コンベア出力１４も“１”となる。 次の５カウントで再びコンベア出力１４は“１”となる
ので、これら一連の立上り区間ｔでＴＯｏＴをＨに保つ
パルスとすることができる。 〔発明の効果〕 以上説明してきたようにこの発明によれば、中央演算装
置（ＣＰ Ｕ）と、このＣＰＵから初期値が設定される
とともにクロフクをカウントする複数ビットのタイマレ
ジスタと、ＣＰＵから基準値が設定される複数ビットの
コンベアレジスタと、タイマレジスタのカウント値とコ
ンベアレジスタの基準値とを各ビット毎に比較する第１
比較回路と、この第１比較回路の出力値が与えられこの
出力値の各ビットが全て同一のとき一致信号を出力する
一致検出回路とを備えたパルス発生装置において、ＣＰ
Ｕから比較値が設定される複数ビー／ ）のマスクレジ
スタ及びこのマスクレジスタの比較値と第１比較回路の
出力値とを各ビット毎に比較する第２比較回路を第１比
較回路と一致検出回路との間に介装したので、コンベア
レジスタの値を変更することなく、一致出力パルスの発
生タイミングを、マスクレジスタへの一回のデータ設定
によって、さまざまに変更でき、これによりＣＰＵのプ
ログラム実行負荷を軽減できるとともに、従来のプログ
ラム処理では発生できなかった短い間隔の波形も、発生
できる等の効果がある。
第１図はこの発明の一実施例によるパルス発生装置の構
成図、第２図はこの発明の詳細な説明するタイミングチ
ャート、第３図は従来のパルス発生装置の構成図である
。ｌはマイクロコンピュータ、２はＣＰＵ、３はタイマ
回路、４はデータバス、５は発振回路、６は発振子、７
はバイアス抵抗、８は増幅器、９はタイマレジスタ、１
０はコンベアレジスタ、１１はタイマ制御レジスタ、１
２はタイマステータスレジスタ、１３はクロック入力信
号、１４はコンベア出力信号、１５はトグルフリップフ
ロンプ、１６はスリーステートバンファ、１７はマスク
レジスタ、２０は第１比較回路、２１は一致検出回路（
ＡＮＤ回路）、２２は第２比較回路である。 代理人 弁理士 宮園 純− 第１昭 Ｔ’ｌｌＪ
ＴＯｕ丁２２；第２比較回路 第２図 ＴＯＵＴ
し−一一一一一第３図 ＴＩＮＴＯｕ丁 手続補正ＩＦ雪 平成 ３年 を月ｌｌｔ口
成図、第２図はこの発明の詳細な説明するタイミングチ
ャート、第３図は従来のパルス発生装置の構成図である
。ｌはマイクロコンピュータ、２はＣＰＵ、３はタイマ
回路、４はデータバス、５は発振回路、６は発振子、７
はバイアス抵抗、８は増幅器、９はタイマレジスタ、１
０はコンベアレジスタ、１１はタイマ制御レジスタ、１
２はタイマステータスレジスタ、１３はクロック入力信
号、１４はコンベア出力信号、１５はトグルフリップフ
ロンプ、１６はスリーステートバンファ、１７はマスク
レジスタ、２０は第１比較回路、２１は一致検出回路（
ＡＮＤ回路）、２２は第２比較回路である。 代理人 弁理士 宮園 純− 第１昭 Ｔ’ｌｌＪ
ＴＯｕ丁２２；第２比較回路 第２図 ＴＯＵＴ
し−一一一一一第３図 ＴＩＮＴＯｕ丁 手続補正ＩＦ雪 平成 ３年 を月ｌｌｔ口
Claims (1)
- 【特許請求の範囲】 ＣＰＵと、このＣＰＵから初期値が設定されるとともに
クロックをカウントする複数ビットのタイマレジスタと
、上記ＣＰＵから基準値が設定される複数ビットのコン
ベアレジスタと、上記タイマレジスタのカウント値と上
記コンベアレジスタの基準値とを各ビット毎に比較する
第１比較回路と、この第１比較回路の出力値が与えられ
この出力値の各ビットの全てが同一のとき一致信号を出
力する一致検出回路とを備えたパルス発生装置において
、 上記ＣＰＵから比較値が設定される複数ビットのマスク
レジスタ及びこのマスクレジスタの比較値と上記第１比
較回路の出力値とを各ビット毎に比較する第２比較回路
を上記第１比較回路と上記一致検出回路との間に介装し
たことを特徴とするパルス発生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303654A JPH04175914A (ja) | 1990-11-08 | 1990-11-08 | パルス発生装置 |
| US07/788,684 US5241574A (en) | 1990-11-08 | 1991-11-06 | Pulse generating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303654A JPH04175914A (ja) | 1990-11-08 | 1990-11-08 | パルス発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04175914A true JPH04175914A (ja) | 1992-06-23 |
Family
ID=17923615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303654A Pending JPH04175914A (ja) | 1990-11-08 | 1990-11-08 | パルス発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5241574A (ja) |
| JP (1) | JPH04175914A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009048638A (ja) * | 2007-08-14 | 2009-03-05 | Samsung Electronics Co Ltd | 安定したクロック信号を生成させうるクロック信号発生器、該クロック信号発生器を備える半導体メモリ装置及びその方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6036350A (en) * | 1995-12-20 | 2000-03-14 | Intel Corporation | Method of sorting signed numbers and solving absolute differences using packed instructions |
| US5907842A (en) * | 1995-12-20 | 1999-05-25 | Intel Corporation | Method of sorting numbers to obtain maxima/minima values with ordering |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4222103A (en) * | 1978-09-25 | 1980-09-09 | Motorola, Inc. | Real time capture registers for data processor |
| US4339657A (en) * | 1980-02-06 | 1982-07-13 | International Business Machines Corporation | Error logging for automatic apparatus |
| US4873624A (en) * | 1983-11-04 | 1989-10-10 | Motorola, Inc. | Output compare system and method for a data processor |
| JP2725205B2 (ja) * | 1988-07-08 | 1998-03-11 | シーメンス、アクチエンゲゼルシヤフト | マイクロコントローラのカウンタ・タイマー回路 |
| US5033066A (en) * | 1990-02-16 | 1991-07-16 | Hughes Aircraft Company | Event tagging time delay |
-
1990
- 1990-11-08 JP JP2303654A patent/JPH04175914A/ja active Pending
-
1991
- 1991-11-06 US US07/788,684 patent/US5241574A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009048638A (ja) * | 2007-08-14 | 2009-03-05 | Samsung Electronics Co Ltd | 安定したクロック信号を生成させうるクロック信号発生器、該クロック信号発生器を備える半導体メモリ装置及びその方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5241574A (en) | 1993-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04336308A (ja) | マイクロコンピュータ | |
| JP2661222B2 (ja) | パルス出力装置 | |
| KR100264925B1 (ko) | 마이크로 컴퓨터 | |
| JP3699488B2 (ja) | 位相位置の測定法および測定装置 | |
| JPS648374B2 (ja) | ||
| JPH04175914A (ja) | パルス発生装置 | |
| JP2563679B2 (ja) | 双方向入出力信号分離回路 | |
| EP0462622B1 (en) | Microprocessor capable of ensuring flexible recovery time for I/O device | |
| JPH01119118A (ja) | クロック発生回路 | |
| JPH01130615A (ja) | パルス出力装置 | |
| KR100207481B1 (ko) | 데이터 검출을 위한 검출 시간 조정 장치 | |
| SU1636847A2 (ru) | Устройство обмена данными | |
| KR100237298B1 (ko) | 인터럽트 신호 발생 제어 장치 | |
| US4980890A (en) | Semiconductor integrated circuit | |
| JP3089866B2 (ja) | エミュレーション回路 | |
| SU525033A1 (ru) | Цифровой периодомер | |
| KR930002026Y1 (ko) | 주변장치의 프로그램을 위한 리세트회로 | |
| KR900008887Y1 (ko) | 컴팩트 디스크의 디지탈 데이터 검출회로 | |
| JPH03161883A (ja) | マイクロプロセッサ | |
| JPH07260845A (ja) | パルス周期計測回路 | |
| JPH0767288B2 (ja) | サイリスタ・インバ−タのゲ−トパルス制御装置 | |
| JPS61249142A (ja) | 割り込み回路 | |
| JPH01130231A (ja) | 割込み発生制御システム | |
| JPH0326976A (ja) | 半導体集積回路のテスト装置 | |
| JPH06103337B2 (ja) | アルゴリズミツク・パタ−ン・ジエネレ−シヨン回路 |