JPH06103337B2

JPH06103337B2 - アルゴリズミツク・パタ−ン・ジエネレ−シヨン回路

Info

Publication number: JPH06103337B2
Application number: JP60299587A
Authority: JP
Inventors: 和彦坂口; 宏一郎源馬
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1985-12-25
Filing date: 1985-12-25
Publication date: 1994-12-14
Anticipated expiration: 2009-12-14
Also published as: JPS62151777A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はディジタルICテスタ等に使用されるアルゴリズ
ミック・パターン・ジェネレーション回路の高速化に関
する。

（従来の技術） ICテスタでメモリICを検査する場合、メモリICのアドレ
ス、例えば、Ai〜Anまでを指定して、この内容を順に読
み出すようなことが度々行われる。その場合、１アドレ
スごとにデータを読み出す場合もあれば、ｋステップご
とのアドレスでデータを読み出すこともある。このよう
な動作の時に、このアドレス信号を順に出力する回路と
して用いられるのが、パターン発生回路である。このパ
ターン発生回路は一般に、アルゴリズミック・パターン
・ジェネレーション回路（通常、APG回路と略称されて
いる）と呼ばれている。

第４図はAPG回路の従来例を示す図である。第５図はAPG
回路を含むパターン・ジェネレータの構成例を示す図で
ある。これらは、メモリICやディジタル回路のチェック
用パターンを発生するために、以下に示すようなブロッ
クで構成されている。

第４図において、１は２つの入力信号X,XSの加算計算を
行う加算器、２は加算器１の出力をデータ・セレクタ３
を介してストアする汎用レジスタ（以下Ｘレジスタとい
う）、４は加算器１に加算するステップ値XSを入れる定
数レジスタ（以下XSレジスタという）、５は定数XNをス
トアする定数レジスタ（以下XNレジスタという）であ
る。加算器１にはXSレジスタ４とＸレジスタ２の出力が
入力され、該加算器１は（Ｘ＋XS）の演算を行う。６は
XNレジスタ５のXNとＸレジスタ２の出力パターンの一致
検出を行う比較器である。

初期データはXSレジスタ4,XNレジスタ５及びデータ・レ
ジスタ３に与えられ、ＸをセットするためのセットＸ信
号はアンドゲート７の一方の入力に、XSをセットするた
めのセットXS信号はアンドゲート８の一方の入力に、XN
をセットするためのセットXN信号はアンドゲート９の一
方の入力に入り、これらアンドゲート７〜９の他方の入
力にクロック１が共通に入っている。そして、アンドゲ
ート７の出力はＸレジスタ２に、アンドゲート８の出力
はXSレジスタ４に、アンドゲート９の出力はXNレジスタ
５にそれぞれラッチ信号として印加されている。Ｘレジ
スタ２の出力はアンドゲート10を介してAPG出力とな
り、比較器６の出力はクロック２でフリップフロップ11
にラッチされ、該フリップフロップ11のＱ出力はシーケ
ンサ回路へコンディション信号として出力される。

第５図において、100は第４図に示したAPG回路でAPG信
号が出力されるときに比較結果に基づく信号（コンディ
ション信号）がシーケンサ回路101に出力される。シー
ケンサ回路101はマイクロプログラムが格納されたマイ
クロメモリ102にシーケンスのためのアドレスを出力す
る。パイプライン・レジスタ103からは、APG回路100にA
PGマイクロ・コード（例えば、セレクト，セットX,セッ
トXS,セットXN,XA,AO）が出力され、又、シーケンサ回
路101にシーケンサマイクロコードが出力される。この
ように構成された装置は、以下に示すようなシーケンス
で動作する。

セレクト信号によりデータ・セレクタ３側を初期デー
タ側に切換え、Ｘレジスタ２に初期データをセットす
る。

２つの定数レジスタ4,5にも、それぞれセット値XS,XN
の値をセットする。

加算器１はＸレジスタ２の出力ＸとXSレジスタ４の出
力との加算演算（Ｘ＋XS）を行い、この加算結果をデー
タ・セレクタ３を介してＸレジスタ２に与える。Ｘレジ
スタはXA命令（加算実行命令）で加算結果をストアす
る。

以後、順次このような加算を実行していくが、XA命令
がない時にはＸレジスタ２は加算演算を行わず、現在の
値を保つ。

Ｘレジスタ２の出力がＸ＝XNとなった時、比較器６は
Ｘ＝XNの一致信号を出力し、フリップフロップ11を介し
てシーケンサ回路101（第５図参照）に伝える。

以上説明した〜の各シーケンスは、マイクロメモリ
102に書かれたマイクロプログラムによって制御され
る。シーケンサ回路101は、このマイクロメモリ102のア
ドレスを指定し、APG回路100からＸ＝XNの一致信号を受
けると別のアドレスのマイクロプログラムに制御を移し
たりして、パターンの発生を制御する。

（発明が解決しようとする問題点）ここで、クロックの発生周波数を上げていくと、やがて
回路が追従できなくなり、誤動作が生じるようになる。
この誤動作の生じる原因として、以下に示す比較的時間
のかかる経路（パス）が挙げられる（クリティカルパス
という）。

データ・セレクタ３を切換え、初期データをＸレジス
タ２にセットする経路（処理時間T₁）Ｘレジスタ２のデータＸとXSレジスタ４のディジタル
XSを加算器１で加算し、加算結果（Ｘ＋XS）をデータ・
セレクタ３を経由して、再びＸレジスタ２にセットする
経路（処理時間T₂）Ｘレジスタ２にセットされたデータとXNを比較器６で
比較し、Ｘ＝XNとなった時の信号（コンディション出
力）をシーケンサ回路101に送る経路（処理時間T₃）第６図は各部の動作を示すタイミングチャートで、前記
した処理時間T₁〜T₃を示している。図において、（イ）
はクロック１の波形を、（ロ）はパイプライン・レジス
タ103からAPG回路100に与えられるマイクロ・コードの
状態を、（ハ）はデータ・セレクタ３の出力を、（ニ）
はＸレジスタ２の出力を、（ホ）は加算器１の出力を、
（ヘ）はAPG回路100のAPG出力を、（ト）は比較器６の
出力を、（チ）はクロック２の波形を、（リ）はコンデ
ィション出力をそれぞれ示している。

図より明らかなようにT₁はセレクト時間t₁，セットアッ
プ時間t₂,Xレジスタ２のディレイt₃を加算したもの、T₂
は加算器１の加算時間t₅，データ・セレクタ３のディレ
イt₆，セットアップ時間t₇及びＸレジスタ２のディレイ
t₈を加算したもの、T₃は比較器６の比較時間t₉，セット
アップ時間t₁₀及びクロック２が印加されてからフリッ
プフロップ11のコンディション出力が立上るまでのディ
レイt₁₁を加算したものである。尚、図中に示すt₄はＸ
レジスタ２の出力が加算器１に安定に出力されるまでに
要する出力ディレイで、加算時間t₅と一部重なってい
る。

T₃によってパターン発生の高周波数が決められるが、T₁
が大きくなるとＸとXSデータが確立されないうちに加算
器１が加算演算を行うので誤差が生じ、装置全体の動作
は誤動作となる。又、T₃が大きくなるとシーケンサ回路
101にAPG100から比較結果が伝達されるが遅くなり、制
御が遅れてしまい誤差を発生する。即ち、T₁はマイクロ
メモリ102の出力ディレイとの関係で、T₃はシーケンサ
回路101とのタイミングの関係で所要時間が前後する
が、T₁，T₃，T₃のうち、最も長い時間のもので最高動作
周波数が決まる。このように、従来のAPG回路はパター
ン発生の最高周波数を決める３つの要因（T₁，〜T₃）が
あり、これらを越える周波数でパターン発生させること
はできなかった。

本発明はこのような点に鑑みてなされたものであって、
その目的は従来よりも高速動作の行えるAPG回路を実現
することにある。

（問題点を解決するための手段）前記した問題点を解決する本発明は、複数個のカスケー
ド接続された演算器を具備し、これら演算器のうち最終
段の演算器の出力はレジスタを介して初段の演算器の一
方の入力に接続されたループ状となし、これら演算器の
他方の入力には所定の定数を共通に入力させる構成に
し、マルチプレクサにより各演算器の出力を順次切換え
てアドレス信号として出力すると共に、比較器により各
演算器の出力と基準器とをそれぞれ比較し、オアゲート
によりこれら比較結果の論理和をコンディション信号と
して出力するようにしたことを特徴とするものである。

（作用）本発明はレジスタと複数個のカスケード接続した演算器
をループ状に接続し、各演算器の入力を順次切換えてAP
G信号とするようにした。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明す
る。

第１図は、本発明の一実施例を示す構成ブロック図であ
る。図において、21乃至24は演算処理を行う論理演算ユ
ニット（ALUともいう）で、21の出力は22の入力に、22
の出力は23の入力に、23の出力は24の入力に接続された
縦続接続をないている。25はその一方の入力に初期デー
タを、他方の入力に第４の論理演算ユニット（以下単に
演算器という）24の出力を受ける第１のマルチプレク
サ、26は該マルチプレクサ25の出力Ｘをクロック１でラ
ッチするＸレジスタである。このＸレジスタ26の出力Ｘ
は第１の演算器21の一方の入力に入っている。第１〜第
４の演算器21〜24の他方の入力には定数XSが共通に入力
されている。演算器21〜24はカスケード接続され、第４
の演算器24の出力はマルチプレクサ25,Xレジスタ26を介
して第１の演算器21の入力にフィードバックされループ
を形成している。

27は、Ｘレジスタ26及び第１〜第３の演算器21〜23の各
出力を受ける第２のマルチプレクサで、該マルチプレク
サ27の出力がAPG出力となる。28乃至31は、それぞれの
一方の入力に各演算器21〜24の出力を、他方の入力に基
準値XNを共通に受け、両方の値を比較する比較器、32は
第１〜第４の比較器28〜31の出力を受けるオアゲート、
33は該オアゲート32の出力をＤ入力に受けクロック２で
ラッチするフリップフロップでそのＱ出力がコンディシ
ョン信号となる。尚、図で省略した部分は第４図，第５
図に示す回路と同様であり、同様の機能を果すものとす
る。このように構成された回路の動作を説明すれば、以
下のとおりである。

第１のマルチプレクサ25が初期データ側に切換えられ、
Ｘレジスタ26にクロック１によってデータがセットされ
る。Ｘレジスタ26からセットされたデータが出力される
と、第１の演算器21はこの出力データＸと定数XSを加算
する。加算結果（Ｘ＋XS）はカスケード接続された第２
の演算器22に入力される。以下、カスケード接続された
演算器は前の演算器の出力と定数XSを加算する。この結
果、各演算器の出力は、第２の演算器22が（Ｘ＋2X
S），第３の演算器23の出力が（Ｘ＋3XS），第４の演算
器23の出力が（Ｘ＋4XS）となる。

ここで、各演算器の入力は、第２のマルチプレクサ27に
入り、マイクロプログラムの周期に合せて順番に切換え
られ出力される。尚、最終段の演算器24の出力（Ｘ＋4X
S）は第１のマルチプレクサ25の入力にフィードバック
されているので、次回のシーケンスからの第１の演算器
21以降の出力は、それぞれ（Ｘ＋5XS），（Ｘ＋6XS），
…と連続して変化していくことになる。

このような一連のシーケンスにおいて、各演算器21〜24
の出力は第１〜第４の比較器31に入っており、これら演
算器21〜24の出力が、基準値XNと一致した比較器が一致
信号を出す。この一致信号は、オアゲート32を介してフ
リップフロップ33にクロック２で所定のタイミングでラ
ッチされコンディション信号として出力される。尚、加
算命令（XA）がなければクロック1,2及びマルチプレク
サ25,27が動作せず演算器21〜24は現在の値を保つ。

第２図は各部の動作を示すタイミングチャートである。
図において、（イ）はクロック１の波形を、（ロ）は第
１図に示す回路を動作させるマイクロコードを、（ハ）
は第１のマルチプレクサ25の動作を、（ニ）はＸレジス
タ26の内容を、（ホ）〜（チ）はそれぞれ第１〜第４の
演算器21〜24の動作を、（リ）はAPG出力を、（ヌ）は
第４の比較器31の動作を、（ル）はクロック２の波形
を、（オ）はコンディション出力をそれぞれ示してい
る。（ロ）に示すマイクロコードのうち、XAは加算実行
命令,XOは出力制御命令である。

本発明によれば、カスケード接続された演算器を４個有
し、Ｘレジスタとこれら演算器がループ状に接続されて
いる。このような接続により、１回のＸレジスタ26のデ
ータのセットによりＸ＋XSからＸ＋4XSまでの４つ先ま
での演算を同時に行える。従って、第４図に示す従来回
路のようにＸ＋XS→Ｘ＋2XS→Ｘ＋3XS…なる繰り返し演
算を行う必要がない。従って、高速動作を行うことが可
能になる。又、Ｘ＋XS〜Ｘ＋4XSが同時に計算され出力
されるので、比較器による基準値XNとの比較も同時に行
うことができコンディション信号も高速で出力すること
ができる。コンディション信号については、比較器28〜
31のうち何れか１つからしか一致信号は検出されないの
で、各比較器の出力はオアゲート32を介して取出せばよ
い。

ここで、本発明による動作速度の改善について検討して
みる。市販されているECLゲートを用いて第１図に示す
回路を構成したものとする。

演算器の演算時間T₁＝21.9（nS）Ｘレジスタのセットアップ時間T₂＝7.5（nS）マルチプレクサのセレクト時間T₃＝3.2（nS）として、第４図に示す従来回路の場合、全体の処理を要
する時間ＴはＴ＝T₁＋T₂＋T₃＝32.6（nS）となる。これに対し、本発明の場合、演算器の数Ｎが４
であるので全体の処理に要する時間Ｔ′はＴ′＝（4T₁＋T₂＋T₃）/4＝24.6（nS）となり、約25パターンの高速化が可能となる。

第１図の実施例では演算器を４個のカスケード接続した
場合を例にとったが、本発明はこれに限るものではなく
２個以上であれば任意の数の演算器のカスケード接続で
あってよい。又、第１図の実施例では、コンディション
信号を得るための比較の数も演算器の数に合せて４個に
したが、コンディション信号の出力タイミングに余裕が
ある時には、第３図に示すように比較器を１個にし、AP
G出力と基準値XNと順次比較するようにすることもでき
る。図で40が比較器である。このようにすれば部品点数
を削減することができる。

（発明の効果）以上詳細に説明したように、本発明によれはレジスタと
カスケード接続した複数個の演算器をループ状に接続
し、各演算器の入力を順次切換えてAPG信号とすること
により、カスケード接続の段数分だけ繰り返し演算を行
う必要がないので高速動作が可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成ブロック図、第２
図は各部の動作を示すタイミングチャート、第３図は本
発明の他の実施例を示す構成ブロック図、第４図，第５
図は従来装置例を示す図、第６図は従来装置の各部の動
作を示すタイミングチャートである。１…加算器 2,,26…Ｘレジスタ４…XSレジスタ、５…XNレジスタ 6,28〜31,40…比較器７〜10…アンドゲート 11,33…フリップフロップ 21〜24…演算器 25,27…マルチプレクサ 32…オアゲート

Claims

【特許請求の範囲】

【請求項１】複数個のカスケード接続された演算器を具
備し、これら演算器のうち最終段の演算器の出力はレジ
スタを介して初段の演算器の一方の入力に接続されたル
ープ状となし、これら演算器の他方の入力には所定の定
数を共通に入力させる構成にし、マルチプレクサにより
各演算器の出力を順次切換えてアドレス信号として出力
すると共に、比較器により各演算器の出力と基準値とを
それぞれ比較し、オアゲートによりこれら比較結果の論
理和をコンディション信号として出力するようにしたこ
とを特徴とするアルゴリズミック・パターン・ジェネレ
ーション回路。