JPH0222423B2 - - Google Patents

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JPH0222423B2
JPH0222423B2 JP57147201A JP14720182A JPH0222423B2 JP H0222423 B2 JPH0222423 B2 JP H0222423B2 JP 57147201 A JP57147201 A JP 57147201A JP 14720182 A JP14720182 A JP 14720182A JP H0222423 B2 JPH0222423 B2 JP H0222423B2
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data
latch
arithmetic
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multiplexer
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Masao Iwashita
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NEC Corp
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Nippon Electric Co Ltd
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
    • G06F9/4494—Execution paradigms, e.g. implementations of programming paradigms data driven

Description

【発明の詳細な説明】 本発明は、データフロー処理装置に関し、詳し
くは、入力ラツチからのデータか出力ラツチから
のフイードバツクデータかのどちらか一方を選択
するマルチプレクサにより、論理演算または算術
演算と初期値、増分値発生個数を与え初期値から
始まり増分値を加えていき、発生個数分だけの数
値を発生する数値発生機能との両方の機能を有す
ることを特徴とするプロセツサユニツト装置に関
するものである。
従来、データフロー処理装置において、論理演
算または算術演算を行う演算部と数値発生部とは
別々のモジユールとして構成されていた。このよ
うな構成の場合、ハードウエア量が多くなり、
個々のモジユールの利用効率が悪かつた。
また、数値発生部を持たない場合には、演算部
で代用させなくてはならず、パフオーマンスが悪
くなつた。
本発明の目的は、論理演算または算術演算を行
う演算部と数値発生部とを統合化し、両方の機能
を兼ね備えた回路構成を提供することにある。
本発明は、パイプラインクロツクに同期してサ
ンプルする入力ラツチと出力ラツチ及び、ORや
AND等の論理演算または加算や減算等の算術演
算を行う演算部と、前記入力ラツチからのデータ
と前記出力ラツチからのデータとを切りかえて前
記演算部にデータを送るマルチプレクサと、前記
マルチプレクサ及び前記入力ラツチ及び前記演算
部を制御する制御部とから構成される。
以上本発明の構成について述べたが、その詳細
については以下の図面に示す実施例をもつて説明
する。
第１図は本発明の一実施例を示すブロツク図で
ある。
図において１は入力ラツチ、２は論理演算また
は算術演算を行う演算部、３は出力ラツチ、４は
制御部、５はマルチプレクサである。
１１は入力ラツチ１への入力データ、１２は入
力ラツチ１から演算部２へのデータ、１３は演算
部２から出力される演算結果のデータ、１４は出
力ラツチ３から外部並びにマルチプレクサ５へ出
力されるデータ、１５は入力ラツチからマルチプ
レクサ５へ出力されるデータ、１６はマルチプレ
クサ５から演算部２へ出力されるデータ、１７は
入力ラツチ１から制御部４へ出力される制御信
号、１８はマルチプレクサ５の選択制御信号、１
９は演算部２の演算指定コード、２０はパイプラ
インクロツクパルス、２１は入力ラツチ１のクロ
ツクパルス、２２はビジー信号である。
図に示したように外部からのデータはキユーメ
モリ６を通して入力ラツチ１に入力され、クロツ
クパルス２１によりラツチされる。論理演算また
は算術演算を行う演算部２は２種類のデータを用
いて演算を行い、その結果を出力ラツチ３に出力
する。演算部２の入力となるデータは一方は入力
ラツチ１からの出力データそのものであり、もう
一方はマルチプレクサ５からの出力データであ
る。マルチプレクサ５の入力となるデータの一方
は入力ラツチ１から出力され、もう一方は出力ラ
ツチ３から供給される。制御部４は入力ラツチ１
のデータの１部を参照し、マルチプレクサ５をき
りかえる。入力ラツチ１からのデータが論理演算
または算術演算の場合はマルチプレクサ５の出力
として入力ラツチ１からのデータを選択し、数値
発生の場合には出力ラツチ３の方を制御信号１８
により選択する。数値発生が指定されてから完了
するまでの間はキユーメモリ６に対しビジー信号
２２を送り、データの送り出しを禁止する。
入力ラツチ１及び出力ラツチ３はパイプライン
クロツクによりデータをラツチし、外部回路との
データの入出力を行い、それによりパイプライン
クバスを形成する。出力ラツチから外部へのデー
タは次のパイプラインステージを形成する。
また演算制御部４は入力ラツチ１のデータの１
部を参照し、演算部２で行う演算の種類を決定
し、演算部２に対する制御信号を生成する。
第２図は第１図において入力ラツチ１に入力さ
れるデータのフイールドフオーマツトの一例であ
る。図において４１は演算制御コード、４２は演
算の対象となるデータＡ、４３は演算の対象とな
るデータＢ、４４は演算制御コード４１の１部で
あり、論理演算または算術演算を行うか、数値の
発生を行うかを選択する信号であり、４５は演算
制御コード４１の一部であり、選択信号４４が論
理演算または算術演算の場合は第１図における演
算部２で行われる演算の種類を特定化するコード
であり、選択コード４４が数値発生のときは数値
の発生個数である。
論理演算または算術演算が指定された場合に
は、第１図におけるマルチプレクサ５は入力ラツ
チ１の側に選択され、前記入力データＡ，Ｂに対
し、第１図における制御部４で指定される演算を
施す。数値発生が指定された場合には第１図にお
けるマルチプレクサ５は最初の１クロツクの間は
入力ラツチ１側を選択し、次のクロツクからは第
１図における出力ラツチ３側を選択する。また第
１図における制御部４は加算命令を指定する。即
ち数値発生の場合は前記入力データＡ，Ｂから生
成される数値列は、数値発生命令が第１図の入力
ラツチ１に入力された時点からＡ＋Ｂ，Ａ＋2B，
Ａ＋3B，……，Ａ＋nBのように出力され、これ
は等差数列である。ここでｎは数値発生の個数を
示す。またＡは初期値、Ｂは増分値である。
この数値発生機能は通常メモリのアドレス発生
などに用いられる。数値発生機能をプロセツサ内
に有することにより、メモリへのアクセスが容易
となり、プロセツサのパフオーマンスは向上す
る。数値発生は通常複数のクロツクに渡つて出力
が継続されるので、この間入力を禁止せねばなら
ず、このため、第１図の入力ラツチ１へのデータ
入力は行なわれず、入力ラツチ１のデータはその
まま保持される。
第３図は第１図における制御部４の詳細なブロ
ツク図である。図において３１は制御回路、３２
はマルチプレクサ、３３は比較器、３４はレジス
タ、３５は加算器、３６〜３８は制御信号であ
る。第１図の入力ラツチ１からのデータ１７は制
御回路３１に入力される。
データ１７の演算コードを示すフイールドが論
理演算または算術演算の場合には第１図のマルチ
プレクサ５を第１図の入力ラツチ１からくるデー
タ１５を選択するように制御信号１８を生成し、
第１図の演算部２に対し演算コード１９を与え、
第１図の入力ラツチ１に対してはパイプラインク
ロツク２０をそのままクロツク２１として与え
る。
データ１７の演算コードが数値発生である場合
には、データ１７の数値発生個数のフイールドを
レジスタ３２にセツトするためのセツト信号３８
を送る。
また、第１図の演算部２に対して送る演算コー
ド１９は加算コードを与える。レジスタ３４の値
は最初クリアされており、数値発生が行なわれる
度に、加算器３５により１を加算されインクリメ
ントされる。レジスタ３４とレジスタ３２の出力
は比較器３３により大小比較され、値が等しくな
ると数値発生が完了し、完了信号３６を制御回路
３１に送る。制御回路３１では完了信号３６がく
ると、レジスタ３４にクリア信号３７を送る。
数値発生が指定されてから完了するまでの間は
クロツク２１を出さないように制御回路３１が働
き、第１図の入力ラツチ１に貯えられたデータ
は、その間保持されると同時に、キユーメモリ６
に対し第１図のビジー信号２２を送り、データの
送り出しを禁止する。
第４図は第２図における制御回路３１の詳細な
ブロツク図である。
図において３６は完了信号、１７は入力バスデ
ータ、２０はパイプラインクロツクパルス、１８
は選択制御信号、２２はビジー信号、３７はクリ
ア信号、１９は演算コード、２１はクロツク、４
４は選択信号である。
選択信号４４は入力バスデータ１７のうちの１
ビツトを構成し、完了信号３６と共に選択制御信
号１８を形成する。ビジー信号２２は選択制御信
号１８と選択信号４４により生成され、第１図に
おけるキユーメモリ６からのデータ１１の読み出
しを禁止する。クリア信号３７は、ビジー信号２
２から生成され、第３図におけるレジスタ３４へ
数値“０”をロードする。演算コード１９は第１
図における演算部での処理の種類を特定化する。
クロツク２１は第１図における入力ラツチ１への
入力データ１１のラツチパルスである。
前記実施例においては入力信号として制御信号
および複数のデータとにデータＡ、データＢを有
しているが、これに限ることなく、データラツチ
を複数回にすれば入力信号に含まれるデータは１
個のみであつて良い。この場合、データの流れは
第１回目において、入力ラツチ１、演算回路２、
出力ラツチ３と流し、次の回にラツチ入力された
データを演算回路２へ入力するとともに、出力ラ
ツチ３の出力信号をマルチプレクサ５を経て演算
回路２へ送り込むようにすれば良い。
以上説明したように本発明は、入力ラツチから
のバスと出力ラツチからのバスを切りかえるマル
チプレクサを設け、フイードバツクループを形成
することにより、論理演算または算術演算と数値
発生とを併せ持つプロセツサユニツトを同一のハ
ードウエアで実現できるという特徴を有し、ハー
ドウエア量の低減をはかり、数値発生機能を持つ
ことによる高いパフオーマンスを、より少ないハ
ードウエアで構成することが可能とした。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図の入力ラツチ１に入力されるデー
タのフオーマツトを示す図、第３図は第１図にお
ける制御部４の詳細なブロツク図、第４図は第３
図における制御回路３１の詳細を示すブロツク図
である。 図において１は入力ラツチ、２は演算部、３は
出力ラツチ、４は制御部、５はマルチプレクサ、
１１〜１６はデータ、１７〜１９は制御信号、２
０〜２１はクロツク、２２はビジー信号、３１は
制御回路、３２はマルチプレクサ、３３は比較
器、３４はレジスタ、３５は加算器、３６〜３８
は制御信号、４１は演算制御コード、４２〜４３
はデータ、４４は選択信号、４５は演算コードま
たは数値発生個数である。

Claims (1)

    【特許請求の範囲】
  1. １ データフロー処理装置におけるプロセツサユ
    ニツトにおいて、外部からの制御信号を持つ入力
    データを一時貯えておく入力ラツチと、前記入力
    ラツチからのデータか出力ラツチからのフイード
    バツクデータかのどちらか一方を選択して出力す
    るマルチプレクサと、前記入力ラツチ及び前記マ
    ルチプレクサからのデータを入力し、論理演算ま
    たは算術演算とを施す演算部と、前記演算部から
    の出力データを一時貯えておく前記出力ラツチ
    と、前記入力ラツチからの前記制御信号により、
    前記入力ラツチ及び前記マルチプレクサ及び前記
    演算部に送る制御信号を生成する制御部とを備
    え、前記入力されるデータは演算制御コードフイ
    ールドの一部には、論理演算又は算術演算を行う
    か、数値の発生を行うかを指定する選択コードが
    設定され、さらに選択コードが論理演算又は算術
    演算の場合は演算の種類を特定するコードを、選
    択コードが数値発生の場合は数値の発生個数を特
    定するコードを前記フイールドの他部に設定され
    る入力データであり、前記制御部は前記選択コー
    ドにより数値発生が指定された場合には、前記マ
    ルチプレクサを最初の１クロツクの間は入力ラツ
    チからのデータを選択し、次からは出力ラツチか
    らのフイードバツクデータを選択する様に制御す
    るとともに、前記演算部に前記演算制御コードフ
    イールドに設定させた発生個数分の演算を繰り返
    すことにより、発生個数分の数値を発生させ、前
    記制御信号により数値発生機能または論理演算も
    しくは算術演算機能を持たせたことを特徴とする
    プロセツサユニツト。
JP57147201A 1982-08-25 1982-08-25 プロセツサユニツト Granted JPS5936857A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57147201A JPS5936857A (ja) 1982-08-25 1982-08-25 プロセツサユニツト
DE8383304930T DE3380077D1 (en) 1982-08-25 1983-08-25 Data processing apparatus
US06/526,310 US4591979A (en) 1982-08-25 1983-08-25 Data-flow-type digital processing apparatus
EP83304930A EP0102242B1 (en) 1982-08-25 1983-08-25 Data processing apparatus

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JP57147201A JPS5936857A (ja) 1982-08-25 1982-08-25 プロセツサユニツト

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Publication Number Publication Date
JPS5936857A JPS5936857A (ja) 1984-02-29
JPH0222423B2 true JPH0222423B2 (ja) 1990-05-18

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ID=15424839

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Country Status (4)

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US (1) US4591979A (ja)
EP (1) EP0102242B1 (ja)
JP (1) JPS5936857A (ja)
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