JPH06103336B2

JPH06103336B2 - アルゴリズミツク・パタ−ン・ジエネレ−シヨン回路

Info

Publication number: JPH06103336B2
Application number: JP60299586A
Authority: JP
Inventors: 和彦坂口
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1985-12-25
Filing date: 1985-12-25
Publication date: 1994-12-14
Anticipated expiration: 2009-12-14
Also published as: JPS62151776A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はディジタルICテスタ等に使用されるアルゴリズ
ミック・パターン・ジェネレーション回路の高速化に関
する。

（従来の技術） ICテスタでメモリICを検査する場合、メモリICのアドレ
ス、例えば、Ai〜Anまでを指定して、この内容を順に読
み出すようなことが度々行われる。その場合、１アドレ
スごとにデータを読み出す場合もあれば、ｋステップご
とのアドレスでデータを読み出すこともある。このよう
な動作の時に、このアドレス信号を順に出力する回路と
して用いられるのが、パターン発生回路である。このパ
ターン発生回路は一般に、アルゴリズミック・パターン
・ジェネレーション回路（通常、APG回路と略称されて
いる）と呼ばれている。

第７図はAPG回路の従来例を示す図である。第８図はAPG
回路を含むパターン・ジェネレータの構成例を示す図で
ある。これらは、メモリICやディジタル回路のチェック
用パターンを発生するために、以下に示すように構成さ
れている。

第７図において、１は２つの入力信号X,XSの加算計算を
行う加算器、２は加算器１の出力をデータ・セレクタ３
を介してストアする汎用レジスタ（以下Ｘレジスタとい
う）、４は加算器１に加算するステップ値XSを出力する
定数レジスタ（以下XSレジスタという）、５は定数XNを
ストアする定数レジスタ（以下XNレジスタという）であ
る。加算器１にはXSレジスタ４とＸレジスタ２の出力が
入力され、該加算器１は（Ｘ＋XS）の演算を行う。６は
XNレジスタ５のXN（基準値）とＸレジスタ２の出力パタ
ーンの一致検出を行う比較器である。

初期データはXSレジスタ4,XNレジスタ５及びデータ・レ
ジスタ３に与えられ、ＸをセットするためのセットＸ信
号はアンドゲート７の一方の入力に、XSをセットするた
めのセットXS信号はアンドゲート８の一方の入力に、XN
をセットするためのセットXN信号はアンドゲート９の一
方の入力に入り、これらアンドゲート７〜９の他方の入
力にはクロック１が共通に入っている。そして、アンド
ゲート７の出力はＸレジスタ２に、アンドゲート８の出
力はXSレジスタ４に、アンドゲート９の出力はXNレジス
タ５にそれぞれラッチ信号として印加されている。Ｘレ
ジスタ２には加算実行命令XAが入力され、その出力はア
ンドゲート10を介してAPG出力となり、比較器６の出力
はクロック２でフリップフロップ11にラッチされ、該フ
リップフロップ11のＱ出力はシーケンサ回路へコンディ
ション信号として出力される。アンドゲート10の他方の
入力には出力制御命令XOが入力されている。

第８図において、100は第７図に示したAPG回路で、APG
信号が出力されるときに比較結果に基づく信号（第７図
の比較器６の出力）がシーケンサ回路101に出力され
る。シーケンサ回路101はマイクロプログラムが格納さ
れたマイクロメモリ102にシーケンスのためのアドレス
を出力する。パイプライン・レジスタ103からは、APG回
路100にAPGマイクロ・コード（例えば、セレクト，セッ
トX,セットXS,セットXN,XA,AO）が出力され、又、シー
ケンサ回路101にシーケンサ・マイクロ・コードが出力
される。このように構成された装置は、以下に示すよう
なシーケンスで動作する。

セレクト信号によりデータ・セレクタ３側を初期デー
タ側に切換え、Ｘレジスタ２に初期データをセットす
る。

２つの定数レジスタ4,5にも、それぞれセット値XS,XN
の値をセットする。

加算器１はＸレジスタ２の出力ＸとXSレジスタ４の出
力との加算演算（Ｘ＋XS）を行い、この加算結果をデー
タ・セレクタ３を介してＸレジスタ２に与える。Ｘレジ
スタはXA命令（加算実行命令）で加算結果（Ｘ＋XS）を
ストアする。

以後、順次このような加算を実行していくが、XA命令
がない時にはＸレジスタ２は加算演算を行わず、現在の
値を保つ。

Ｘレジスタ２の出力がＸ＝XNとなった時、比較器６は
Ｘ＝XNの一致信号を出力し、フリップフロップ11を介し
てシーケンサ回路101（第８図参照）にコンディション
信号として伝える。

以上説明した〜の各シーケンスは、マイクロメモリ
102に書かれたマイクロプログラムによって制御され
る。シーケンサ回路101は、このマイクロメモリ102のア
ドレスを指定し、APG回路100からＸ＝XNの一致信号を受
けると別のアドレスのマイクロプログラムに制御を移し
たりして、パターンの発生を制御する。

（発明が解決しようとする問題点）ここで、クロックの発生周波数を上げていくと、やがて
回路が追従できなくなり、誤動作が生じるようになる。
この誤動作の生じる原因として、以下に示す比較的時間
のかかる経路（パス）が挙げられる（クリティカルパス
という）。

データ・セレクタ３を切換え、初期データをＸレジス
タ２にセットする経路（処理時間T₁）Ｘレジスタ２のデータＸとXSレジスタ４のディジタル
XSを加算器１で加算し、加算結果（Ｘ＋XS）をデータ・
セレクタ３を経由して、再びＸレジスタ２にセットする
経路（処理時間T₂）Ｘレジスタ２にセットされたデータと基準値XNを比較
器６で比較し、Ｘ＝XNとなった時の信号（コンディショ
ン信号）をシーケンサ回路101に送る経路（処理時間
T₃）第９図は各部の動作を示すタイミングチャートで、前記
した処理時間T₁〜T₃を示している。図において、（イ）
はクロック１の波形を、（ロ）はパイプライン・レジス
タ103からAPG回路100に与えられるマイクロ・コードの
状態を、（ハ）はデータ・セレクタ３の出力を、（ニ）
はＸレジスタ２の出力を、（ホ）は加算器１の出力を、
（ヘ）はAPG回路100のAPG出力を、（ト）は比較器６の
出力を、（チ）はクロック２の波形を、（リ）はコンデ
ィション出力をそれぞれ示している。

図より明らかなようにT₁はセレクト時間t₁，セットアッ
プ時間t₂,Xレジスタ２のディレイt₃を加算したもの、T₂
は加算器１の加算時間t₅，データ・セレクタ３のディレ
イt₆，セットアップ時間t₇及びＸレジスタ２のディレイ
t₈を加算したもの、T₃は比較器６の比較時間t₉，セット
アップ時間t₁₀及びクロック２が印加されてからフリッ
プフロップ11のコンディション出力が立上るまでのディ
レイt₁₁を加算したものである。尚、図中に示すt₄はＸ
レジスタ２の出力が加算器１に安定に出力されるまでに
要する出力ディレイで、加算時間t₅と一部重なってい
る。

T₃によってパターン発生の最高周波数が決められるが、
T₁が大きくなるとＸとXSデータが確立されないうちに加
算器１が加算演算を行うので誤差が生じ、装置全体の動
作は誤動作となる。又、T₃が大きくなるとシーケンサ回
路101にAPG100から比較結果が伝達されるのが遅くな
り、制御が遅れてしまい誤差を発生する。即ち、T₁はマ
イクロメモリ102の出力ディレイとの関係で、T₃はシー
ケンサ回路とのタイミングの関係で所要時間が前後する
が、T₁，T₂，T₃のうち、最も長い時間のもので最高動作
周波数が決まる。このように、従来のAPG回路はパター
ン発生の最高周波数を決める３つの要因（T₁〜T₃）があ
り、これらを越える周波数でパターン発生させることは
できなかった。

本発明はこのような点に鑑みてなされたものであって、
その目的は従来よりも高速動作の行えるAPG回路を実現
することにある。

（問題点を解決するための手段）前記した問題点を解決する本発明は、２つの入力の演算
を行う第１及び第２の演算回路と、初期データ及び前記
第１の演算器の出力が接続される第２のマルチプレクサ
と、初期データ及び前記第２の演算器の出力が接続され
る第１のマルチプレクサと、前記第１及び第２のマルチ
プレクサの出力が接続される第１及び第２のレジスタ
と、初期データ，前記第１のレジスタの出力及び前記第
２の演算器の出力が接続される第３のマルチプレクサ
と、初期データ，前記第２のレジスタの出力及び前記第
１の演算器の出力が接続される第４のマルチプレクサと
を具備し、前記第３及び第４のマルチプレクサの出力を
前記第１及び第２の演算器の一方の入力に接続すると共
に、前記第１及び第２の演算回路の他方の入力に定数を
共通に与えるようにし、第５のマルチプレクサにより前
記第１及び第２のレジスタ出力を交互に出力するように
構成したことを特徴とするものである。

（作用）本発明は１対の演算器の一方の出力を他方の入力に直後
及びレジスタを介してタスキ掛け接続するようにした。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明す
る。

第１図は本発明の一実施例を示す構成ブロック図であ
る。省略した部分は第７図に示す従来回路と同様であ
り、同様の機能を有しているものとする。図において、
21,22は２つの入力A,Bの演算（ここでは加算演算）を行
う１対に論理演算ユニット（以下単に演算器という）、
23はその一方の入力に演算器22の出力を、他方の入力に
初期データを受ける第１のマルチプレクサ、24はその一
方の入力に演算器21の出力を、他方の入力に初期データ
を受ける第２のマルチプレクサである。

25,26は１対のレジスタで、第１のレジスタ25はクロッ
クCLK1によって第１のマルチプレクサ23の出力をストア
し、第２のレジスタ26はクロックCLK2によって第２のマ
ルチプレクサ24の出力をストアにする。これらレジスタ
25,26は第７図のＸレジスタに相当する。27はその第１
の入力に第１のレジスタ25の出力を、第２の入力に初期
データを、第３の入力に演算器22の出力を受ける第３の
マルチプレクサ、28はその第１のに入力に第２のレジス
タ26の出力を、第２の入力に初期データを、第３のに入
力に演算器21の出力を受ける第４のマルチプレクサであ
る。

第３のマルチプレクサ27の出力は第１の演算器21のＡ入
力に入り、第４のマルチプレクサ28の出力は第２の演算
器22の入力に入っている。そして、これら演算器21,22
のＢ入力には定数XSが共通に与えられている。第1,第３
のマルチプレクサ23,27と、第2,第４のマルチプレクサ2
4,28とはそれぞれ１対のマルチプレクサ群をなしてい
る。又、図より明らかなように各レジスタ21,22の出力
は他方のレジスタの入力に直後及びレジスタ25,26を介
して接続されたタスキ掛け回路をなしている。

29は第１及び第２のＸレジスタ25,26の出力を受ける第
５のマルチプレクサ、30は第１の演算器21の出力と基準
値XNを比較する第１のコンパレータ、31は第２の演算器
22の出力と基準値XNを比較する第２のコンパレータであ
る。そして、第５のマルチプレクサ29の出力がAPG出力
となっている。32は第１のコンパレータ31の出力をクロ
ックCLK3で取込むフリップフロップ、33は第２のコンパ
レータ31の出力をクロックCLK4で取込むフリップフロッ
プである。そして、これらフリップフロップ32,33のＱ
出力はオアゲート34を介してコンディション出力として
取出されている。このように構成された回路の動作を説
明すれば、以下のとおりである。

第２図は第１図に示す回路の各部の動作を示すタイミン
グチャートである。図において、（イ）はAPGマイクロ
・コードを、（ロ）は第１の演算器21の動作を、（ハ）
は第２の演算器22の動作を、（ニ）は第１のＸレジスタ
25に入力されるクロックCLK1を、（ホ）は第１のＸレジ
スタ25の状態を、（ヘ）は第２のＸレジスタ26に入力さ
れるクロックCLK2を、（ト）は第２のＸレジスタ26の状
態を、（チ）は第１のコンパレータ30の動作波形を、
（リ）はフリップフロップ32に入力されるクロックCLK3
を、（ヌ）はフリップフロップ31に入力されるクロック
CLK4を、（ル）はAPG出力を、（オ）はコンディション
出力をそれぞれ示している。

マルチプレクサ23が初期データ側に切換えられ、初期
データX₀が第１のＸレジスタ25にセットされる。同時に
第３のマルチプレクサ27も初期データ側に切換えられ、
第１のＸレジスタ25に初期データX₀がセットされると同
時に第１の演算器21が動作する。このように、第１のＸ
レジスタ25のセットを待たずに第１の演算器21が動作す
るので、従来のT₁時間は第２図に示すように次の第１の
Ｘレジスタ25のデータセットまで、即ち、次の周期まで
に納まればよくなる。

次に、第１の演算器21の出力（Ｘ＋XS）は第２及び第
４のマルチプレクサ24,28に加えられ、ここでも第２の
Ｘレジスタ26のデータセットと第２の演算器22の加算動
作が同時に行われる。従って従来のT₂時間はＸレジスタ
がデータをセットする時間分無くなるので、第２図に示
すように短くなり、高速になる。そして、第２のＸレジ
スタ26が第２のマルチプレクサ24を介して第１の演算器
21の出力（Ｘ＋XS）をラッチし、出力が安定した後、第
４のマルチプレクサ28を第２のＸレジスタ26側に切換え
る。

ここで、第４のマルチプレクサ28は既に第１の演算器21
の出力（Ｘ＋XS）を出力しているので、その出力には実
質的に変化はないが、該出力は第４のマルチプレクサ28
→第２の演算器23→第３のマルチプレクサ27→第１の演
算器21→第４のマルチプレクサ28のルートで回路が発振
するのを防いでいる。第２の演算器22の出力（Ｘ＋X
S）はと同様にして第１及び第３のマルチプレクサ23,
27に加えられるがその動作はと全く同様である。こ
こで、第１の演算器21の出力がXNに等しくなったものと
する。第７図に示す従来回路の場合、Ｘレジスタ２にセ
ットされた値と基準値XNとが比較されるのであるが、本
発明においては、第２のＸレジスタ26にセットされる前
の第１の演算器21の出力と基準値XNとを比較することに
なるので、より早くＸ＝XNの一致信号を出力することが
できる。

従来の回路の場合、単に早く比較しようとして演算器の
出力を基準値XNと比較するようにしただけでは、発生周
波数の低い方でコンディション出力となるラッチのタイ
ミングがずれてエラーとなる。第３図は周波数の違いに
よるコンディション出力のタイミングを示す図である。
（ａ）は周波数が高い時のタイミングを、（ｂ）は周波
数が低い時のタイミングを示す。何れの場合も（イ）は
クロックを、（ロ）はＸレジスタ出力を、（ハ）は演算
器出力を、（ニ）は比較器出力を（ホ）はクロックを、
（ヘ）はコンディション出力をそれぞれ示している。本
来ならば、（ａ）に示すようにクロック（ホ）のP₂でラ
ッチされるべきものが、早く比較するようにしたため、
（ｂ）に示すように前のサイクルのP₁でラッチされてエ
ラーとなる。

ところが、本発明の場合、１対の演算器21,22が第２図
に示すように交互にしか動作しないので、このようなエ
ラーは発生しない。これによりT₃時間は次の周期までに
収まればよいことになる。

第１及び第２のＸレジスタ25,26の出力は第５のマル
チプレクサ29に入力され、第２図（ル）に示すようなタ
イミングで交互にAPG出力として出力され安定に出力を
行う。

尚、APGマイクロ・コードに加算命令（XA）が出力さ
れなければ、クロック，マルチプレクサが動作しないの
で演算器21,22及びＸレジスタ25,26は現在値を保つこと
になる。

本発明によれば、１対の演算器21,22の各出力がそれぞ
れマルチプレクサ27,28を介して他方の演算器21,22にタ
スキ掛けで入力されている。このような接続とすること
によりＸレジスタを介さない分だけT₂時間が短縮し高速
動作が可能になる。又、第3,第４のマルチプレクサ27,2
8にはそれぞれＸレジスタ25,26の出力も入力されてお
り、Ｘレジスタ25,26がそれぞれ第１及び第２のマルチ
プレクサ23,24を介して他方の演算器21,22からの出力を
ラッチし、安定した後、第3,第４のマルチプレクサ27,2
8をＸレジスタ25,26側に切換えるようにしている。従っ
て、図に示す１対の回路が２つの演算器21,22の間で発
振するのを防ぐことができる。更に初期データX₀につい
ても同様に接続されているので、従来のT₁時間はレジス
タをセットする次のタイミング、即ち、マイクロプログ
ラムの次の周期までに収まればよいので高速動作が可能
になる。

本発明によれば、２つの演算器21,22の出力について、
それぞれ別のコンパレータ30,31で基準値XNとの比較を
行っているので、これら演算器出力がＸレジスタ25,26
にセットされる前に比較を行える。従って、より速くＸ
＝XNなる一致信号を検出することができる。そして、演
算器21,22の動作と同期してコンパレータ30,31が交互に
動作しているので、従来のT₃がマイクロプログラムの次
の周期までに収まればよくなり高速動作が可能になる。

第１図の実施例ではT₁〜T₃の全ての時間について改善を
図っているが、用いる素子のディレイの程度に応じてこ
のうちの何れかについて改善を省略してもよい。その省
略はT₁〜T₃について可能である。T₁を省略する場合には
初期データを選択する必要がなくなるので、第４図に示
すように第３及び第４のマルチプレクサ27,28に初期デ
ータX₀を与えないようにすればよい。T₃を省略する場合
には２個のコンパレータは必要でなくなる。そこで、第
５図に示すように、第６のマルチプレクサ35を用いて、
演算器21,22の、出力を切換えるようにし、この出力と
基準値XNとを１個のコンパレータ36で比較するようにす
ればよい。或いは、第６図に示すように第５のマルチプ
レクサ29のAPG出力を１個のコンパレータ36で基準値XN
値と比較するようにしてもよい。

（発明の効果）以上詳細に説明したように、本発明によれば一対の演算
器の各出力を他方の演算器の入力に直接及びレジスタを
介して接続するタスキ掛け回路にし、１対のレジスタの
出力を交互にAPG信号として出力するように構成するこ
とにより、従来よりも高速動作が行えるAPG回路を実現
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成ブロック図、第２
図，第３図は各部の動作を示すタイミングチャート、第
４図〜第６図は本発明の他の実施例を示す構成ブロック
図、第７図，第８図は従来装置例を示す図、第９図は従
来装置の動作を示すタイミングタヤートである。１…加算器 2,25,26…Ｘレジスタ３…データ・セレクタ、４…XSレジスタ５…XNレジスタ 6,30,31,36…比較器７〜10…アンドゲート 11,32,33…フリップフロップ 21,22…演算器 23,24,27,28,29,35…マルチプレクサ 34…オアゲート、100…APG回路 101…シーケンサ回路 102…マイクロメモリ 103…パイプライン・レジスタ

Claims

【特許請求の範囲】

【請求項１】２つの入力の演算を行う第１及び第２の演
算回路と、初期データ及び前記第１の演算器の出力が接続される第
２のマルチプレクサと、初期データ及び前記第２の演算器の出力が接続される第
１のマルチプレクサと、前記第１及び第２のマルチプレクサの出力が接続される
第１及び第２のレジスタと、初期データ，前記第１のレジスタの出力及び前記第２の
演算器の出力が接続される第３のマルチプレクサと、初期データ，前記第２のレジスタの出力及び前記第１の
演算器の出力が接続される第４のマルチプレクサとを具
備し、前記第３及び第４のマルチプレクサの出力を前記第１及
び第２の演算器の一方の入力に接続すると共に、前記第
１及び第２の演算回路の他方の入力に定数を共通に与え
るようにし、第５のマルチプレクサにより前記第１及び
第２のレジスタ出力を交互に出力するように構成したこ
とを特徴とするアルゴリズミック・パターン・ジェネレ
ーション回路。