JP2725205B2 - マイクロコントローラのカウンタ・タイマー回路 - Google Patents
マイクロコントローラのカウンタ・タイマー回路Info
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G99/00—Subject matter not provided for in other groups of this subclass
- G04G99/006—Electronic time-pieces using a microcomputer, e.g. for multi-function clocks
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G15/00—Time-pieces comprising means to be operated at preselected times or after preselected time intervals
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
-
- G—PHYSICS
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- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロコントローラ上に集積されてい
る、マイクロコントローラのカウンタ・タイマー回路に
関するものである。
る、マイクロコントローラのカウンタ・タイマー回路に
関するものである。
マイクロコントローラの主な使用分野は、特定の課題
が実時間条件で処理されなければならない制御および調
節技術の分野である。その際に、制御または調節すべき
プロセスと同期した実時間処理の要求をを守るために
は、マイクロコントローラの反応がプロセス側の事象
に、そのつどのプロセスにより予め定められた或る反応
時間のうちに行われなければならない。
が実時間条件で処理されなければならない制御および調
節技術の分野である。その際に、制御または調節すべき
プロセスと同期した実時間処理の要求をを守るために
は、マイクロコントローラの反応がプロセス側の事象
に、そのつどのプロセスにより予め定められた或る反応
時間のうちに行われなければならない。
このことは、特定の事象に対応付けられている部分課
題が完全に処理された後でなければ、再びこの部分課題
の新たな処理を反応して必要とする別の事象が生起して
はならないことを意味する。
題が完全に処理された後でなければ、再びこの部分課題
の新たな処理を反応して必要とする別の事象が生起して
はならないことを意味する。
マイクロコントローラによるこのような課題の処理速
度は、単位時間あたりの命令スループットとならんで、
特に一緒に集積されている周辺構成要素の能力に関係す
る。一時的には、中央ユニットとならんで追加的にチッ
プ上に集積されている回路部分、たとえば入力・出力ま
たはカウンタ・タイマー機能に対する回路部分は周辺と
呼ばれる。カウンタ・タイマー回路はたとえば、内部ま
たは外部事象をカウントするため、または特定の時間に
予め定められた信号を発生するため、実時間クロックと
して利用される。さらにカウンタ・タイマー回路により
周波数またはパルスが発生され、または周波数または時
間を測定し得る。その際にこれらの機能は中央ユニット
の動作にほぼ無関係に実行され得る。
度は、単位時間あたりの命令スループットとならんで、
特に一緒に集積されている周辺構成要素の能力に関係す
る。一時的には、中央ユニットとならんで追加的にチッ
プ上に集積されている回路部分、たとえば入力・出力ま
たはカウンタ・タイマー機能に対する回路部分は周辺と
呼ばれる。カウンタ・タイマー回路はたとえば、内部ま
たは外部事象をカウントするため、または特定の時間に
予め定められた信号を発生するため、実時間クロックと
して利用される。さらにカウンタ・タイマー回路により
周波数またはパルスが発生され、または周波数または時
間を測定し得る。その際にこれらの機能は中央ユニット
の動作にほぼ無関係に実行され得る。
現在ほとんどすべてのマイクロコントローラは、種々
の作動形式に対して特別に構成されている１つまたはそ
れ以上のカウンタ・タイマー構造を有する。作動形式は
たとえば下記のように分類される。
の作動形式に対して特別に構成されている１つまたはそ
れ以上のカウンタ・タイマー構造を有する。作動形式は
たとえば下記のように分類される。
−タイマーモード： 内部システムクロックからクロック機能が導き出され
る。
る。
−カウンタモード： 外部事象がカウントされる。
−カスケードモード： カウンタ・タイマー構造が第２のカウンタ・タイマー構
造と共に２倍のレジスタ幅の構造としてカスケード接続
され、またはカウンタ・タイマー構造が半分のレジスタ
幅の２つの構造に分割される。
造と共に２倍のレジスタ幅の構造としてカスケード接続
され、またはカウンタ・タイマー構造が半分のレジスタ
幅の２つの構造に分割される。
−アップ・ダウンカウントモード： カウンタ・タイマーがアップカウンタとしてもダウンカ
ウンタとしても作動し得る。
ウンタとしても作動し得る。
−再ロードモード： カウンタ・タイマーのオーバーフローの後に、または外
部事象により、再び定められた出発ベースを作るため、
予め再ロードレジスタに記憶された値がカウンタ・タイ
マーにロードされる。
部事象により、再び定められた出発ベースを作るため、
予め再ロードレジスタに記憶された値がカウンタ・タイ
マーにロードされる。
−キャプチュアモード： カウンタ・タイマーの瞬時の内容が中間レジスタに転送
され、従って現在の値が中央ユニットまたはカウンタ・
タイマー機能の中断なしに検出され得る。
され、従って現在の値が中央ユニットまたはカウンタ・
タイマー機能の中断なしに検出され得る。
−比較モード： カウンタ・タイマーの内容が連続的に比較レジスタと比
較され、値の一致の際にはカウンタ・タイマー回路の定
められた作用が行われる。
較され、値の一致の際にはカウンタ・タイマー回路の定
められた作用が行われる。
現在公知のすべてのカウンタ・タイマー回路は一般に
種々の作動形式で動作し、また１つまたはそれ以上の再
ロード、キャプチュアまたは比較機能を有する。これら
のカウンタ・タイマー回路はたいてい予め特定の機能に
対して固定されているので、それらの変更可能性は比較
的わずかである。
種々の作動形式で動作し、また１つまたはそれ以上の再
ロード、キャプチュアまたは比較機能を有する。これら
のカウンタ・タイマー回路はたいてい予め特定の機能に
対して固定されているので、それらの変更可能性は比較
的わずかである。
従来公知の回路はマイクロコントローラのユーザーお
よびメーカーに対して下記の欠点を有する。
よびメーカーに対して下記の欠点を有する。
−ユーザーが予め定められた機能の枠内でしかカウンタ
・タイマー回路を利用し得ない。これらの制約は、確か
に１つの課題の解決のためにはそのために必要な数のカ
ウンタ・タイマー回路が存在しているが、回路が必要と
される作動形式を許さないことに通ずる。
・タイマー回路を利用し得ない。これらの制約は、確か
に１つの課題の解決のためにはそのために必要な数のカ
ウンタ・タイマー回路が存在しているが、回路が必要と
される作動形式を許さないことに通ずる。
−集積されたカウンタ・タイマー回路は特定の機能への
そのつどの固定により互いに異なっているので、これら
の構造の各々はプログラミングの際に異なる取り扱いを
必要とする。
そのつどの固定により互いに異なっているので、これら
の構造の各々はプログラミングの際に異なる取り扱いを
必要とする。
−メーカーに対して各特殊なカウンタ・タイマー回路
は、時間および費用がかかる固有の開発を意味する。
は、時間および費用がかかる固有の開発を意味する。
従って、ユーザーがすべての上記の機能を意のままに
でき、またカウンタ・タイマー回路の機能からそのつど
の課題に対して最適な作動形式を選定し得るカウンタ・
タイマー回路はまだ知られていない。
でき、またカウンタ・タイマー回路の機能からそのつど
の課題に対して最適な作動形式を選定し得るカウンタ・
タイマー回路はまだ知られていない。
本発明は課題は、容易に製造可能であり、前記の欠点
を無くし、かつ汎用的に使用可能であるマイクロコント
ローラのカウンタ・タイマー回路を提供することであ
る。
を無くし、かつ汎用的に使用可能であるマイクロコント
ローラのカウンタ・タイマー回路を提供することであ
る。
この課題は、本発明によれば、マイクロコントローラ
・チップ上に集積されたカウンタ・タイマー回路であっ
て、１つの中央レジスタおよび２つの補助レジスタが設
けられており、すべての３つのレジスタの桁上げ出力端
が各１つの対応付けられている双安定出力メモリ要素お
よび中断要求フラッグと、また各レジスタのカウント入
力端が始動・停止要素を介して対応付けられている入力
コントロールブロックと接続されており、また両補助レ
ジスタが再ロード、キャプチュアおよび比較ユニットを
介して中央レジスタに接続されていることを特徴とする
カウンタ・タイマー回路により解決される。
・チップ上に集積されたカウンタ・タイマー回路であっ
て、１つの中央レジスタおよび２つの補助レジスタが設
けられており、すべての３つのレジスタの桁上げ出力端
が各１つの対応付けられている双安定出力メモリ要素お
よび中断要求フラッグと、また各レジスタのカウント入
力端が始動・停止要素を介して対応付けられている入力
コントロールブロックと接続されており、また両補助レ
ジスタが再ロード、キャプチュアおよび比較ユニットを
介して中央レジスタに接続されていることを特徴とする
カウンタ・タイマー回路により解決される。
中央レジスタおよび２つの補助レジスタのなかにカウ
ンタ・タイマー回路を構造化することにより、ユーザー
に対してそのつどの課題に無関係にすべての３つのレジ
スタの統一的な取り扱いを許す統一的な基本構成が確保
される。
ンタ・タイマー回路を構造化することにより、ユーザー
に対してそのつどの課題に無関係にすべての３つのレジ
スタの統一的な取り扱いを許す統一的な基本構成が確保
される。
本発明のもう１つの利点は、ユーザーが実現されたカ
ウンター・タイマー回路を、メーカーにより特定の機能
の仕方に固定されることなしに、ユーザーの固有の必要
性に最適に利用し得ることにある。他方において、回路
が汎用的に使用可能であり、従ってまた固定された作動
形式を有する多数の構造が実現されなくてよいので、モ
ジュール上に全体としてわすかなスペースしか必要とさ
れない。さらにメーカーは変更された市場の要求に非常
に迅速かつフレキシブルに反応し得るし、また等しく構
成された多数のカウンタ・タイマー回路を有するマイク
ロコントローラを製造し得る。
ウンター・タイマー回路を、メーカーにより特定の機能
の仕方に固定されることなしに、ユーザーの固有の必要
性に最適に利用し得ることにある。他方において、回路
が汎用的に使用可能であり、従ってまた固定された作動
形式を有する多数の構造が実現されなくてよいので、モ
ジュール上に全体としてわすかなスペースしか必要とさ
れない。さらにメーカーは変更された市場の要求に非常
に迅速かつフレキシブルに反応し得るし、また等しく構
成された多数のカウンタ・タイマー回路を有するマイク
ロコントローラを製造し得る。
本発明によるカウンタ・タイマー回路を示す図面によ
り、その種々の作動モードを説明する。
り、その種々の作動モードを説明する。
中央レジスタT2および２つの補助レジスタT1、T3はそ
れぞれ始動・停止要素S/Sを介して、入力コントロール
回路ICおよびアップ・ダウン−カウント回路U/D−Ｃを
含んでいる入力コントロールブロックICBに接続されて
いる。入力コントロールブロックICBはシステムクロッ
クSCを与えられ、また入力ピンJPを介して外部回路と接
続されている。レジスタT1、T2、T3の出力端はそれぞれ
対応付けられている中断要求フラッグIR1、IR2、IR3と
双安定出力メモリ要素OLT1、OLT2、OLT3とに接続されて
いる。その際に中央レジスタT2の桁上げ出力端は追加的
に補助レジスタT1、T3の双安定出力メモリ要素OLT1、OL
T3と接続されている。すべての３つの出力メモリ要素OL
T1、OLT2、OLT3はマイクロコントローラの出力ピンOPに
接続されている。その際に中央レジスタT2の双安定出力
メモリ要素OLT2の出力端は追加的に補助レジスタT1、T3
の入力コントロールブックICBに接続されており、他方
においてこれらの両入力コントロールブロックICBの別
の出力端は直接に付属の補助レジスタT1、T3の中断要求
フラッグIR1、IR3と、また再ロードおよびキャプチュア
ユニットならびに比較ユニットCOMと接続されている。
再ロードおよびキャプチュアユニットならびに比較ユニ
ットCOMを介して両補助レジスタT1、T3は中央レジスタT
2に接続されている。比較ユニットCOMの出力端は中断要
求フラッグIR1、IR3と両補助レジスタT1、T3の双安定出
力メモリ要素OLT1、OLT3とに接続されている。
れぞれ始動・停止要素S/Sを介して、入力コントロール
回路ICおよびアップ・ダウン−カウント回路U/D−Ｃを
含んでいる入力コントロールブロックICBに接続されて
いる。入力コントロールブロックICBはシステムクロッ
クSCを与えられ、また入力ピンJPを介して外部回路と接
続されている。レジスタT1、T2、T3の出力端はそれぞれ
対応付けられている中断要求フラッグIR1、IR2、IR3と
双安定出力メモリ要素OLT1、OLT2、OLT3とに接続されて
いる。その際に中央レジスタT2の桁上げ出力端は追加的
に補助レジスタT1、T3の双安定出力メモリ要素OLT1、OL
T3と接続されている。すべての３つの出力メモリ要素OL
T1、OLT2、OLT3はマイクロコントローラの出力ピンOPに
接続されている。その際に中央レジスタT2の双安定出力
メモリ要素OLT2の出力端は追加的に補助レジスタT1、T3
の入力コントロールブックICBに接続されており、他方
においてこれらの両入力コントロールブロックICBの別
の出力端は直接に付属の補助レジスタT1、T3の中断要求
フラッグIR1、IR3と、また再ロードおよびキャプチュア
ユニットならびに比較ユニットCOMと接続されている。
再ロードおよびキャプチュアユニットならびに比較ユニ
ットCOMを介して両補助レジスタT1、T3は中央レジスタT
2に接続されている。比較ユニットCOMの出力端は中断要
求フラッグIR1、IR3と両補助レジスタT1、T3の双安定出
力メモリ要素OLT1、OLT3とに接続されている。
このカウンタ・タイマー回路により下記の作動モード
が実現され得る。先ず、すべての３つのレジスタに対し
て等しい機能を説明する。
が実現され得る。先ず、すべての３つのレジスタに対し
て等しい機能を説明する。
−タイマーモード： 所望のクロックがシステムクロックSCから発生される。
−被制御タイマー： クロックはタイマーモードの場合のようにシステムクロ
ックSCから導き出され、また入力ピンIPに与えられてい
る外部信号によりスイッチオンまたはスイッチオフされ
る。
ックSCから導き出され、また入力ピンIPに与えられてい
る外部信号によりスイッチオンまたはスイッチオフされ
る。
−カウンタモード： クロックは入力ピンIPを介して外部から供給される。
−入力クロックに対する選択可能性： 入力コントロールブロックICBにおいて種々の分周比に
よりシステムクロックSCから相異なる入力クロック周波
数が発生され得る。このことは、回路が被制御タイマー
モードで動作する場合にも可能である。入力クロックが
外部信号から導き出されると、入力クロックは外部信号
の正、負または両エッジにより決定され得る。内部シス
テムクロックSCを直接に入力コントロールブロックICB
に導く代わりに、内部システムクロックSCは種々の周波
数を発生する分離した前置分周器を通過してから入力コ
ントロールブロックICBに導かれ得る。そこでタイマー
モードに対してこれらの周波数帯域の１つが選択され得
る。
よりシステムクロックSCから相異なる入力クロック周波
数が発生され得る。このことは、回路が被制御タイマー
モードで動作する場合にも可能である。入力クロックが
外部信号から導き出されると、入力クロックは外部信号
の正、負または両エッジにより決定され得る。内部シス
テムクロックSCを直接に入力コントロールブロックICB
に導く代わりに、内部システムクロックSCは種々の周波
数を発生する分離した前置分周器を通過してから入力コ
ントロールブロックICBに導かれ得る。そこでタイマー
モードに対してこれらの周波数帯域の１つが選択され得
る。
−アップ・ダウンカウント方向： カウント方向はプログラム（ソフトウェア）を介しても
外部入力信号を介しても制御され得る。
外部入力信号を介しても制御され得る。
−中断要求機能： そのつどのレジスタT1、T2、T3がカウンタオーバーフロ
ーまたはアンダーフローを惹起するとき、すなわち最大
表示可能な数がオーバーしてカウントされるとき、また
はダウンカウントの際には零以下にカウントされると
き、中断要求フラッグIR1、IR2、IR3を介して内部中断
要求が中央ユニットに与えられ得る。
ーまたはアンダーフローを惹起するとき、すなわち最大
表示可能な数がオーバーしてカウントされるとき、また
はダウンカウントの際には零以下にカウントされると
き、中断要求フラッグIR1、IR2、IR3を介して内部中断
要求が中央ユニットに与えられ得る。
−メモリ要素機能： 双安定出力メモリ要素OTL1、OTL2、OTL3は相応のレジス
タT1、T2、T3の各オーバーフロー・アンダーフローの際
に切換わる。出力ピンOPを介してこの切換信号はたとえ
ば周辺回路に伝達され得る。
タT1、T2、T3の各オーバーフロー・アンダーフローの際
に切換わる。出力ピンOPを介してこの切換信号はたとえ
ば周辺回路に伝達され得る。
−始動・停止機能： 始動・停止要素S/Sを介してレジスタT1、T2、T3の内容
の含意された変更がカウンタ・タイマー回路の作動によ
り始動または停止され得る。
の含意された変更がカウンタ・タイマー回路の作動によ
り始動または停止され得る。
すべての３つのレジスタT1、T2、T3において同時にか
つ互いに無関係に設定され得るこれらの作動モードとな
らんで、各レジスタが他の１つまたは２つのレジスタの
選択された作動形式に関係して構成され得る作動の仕方
も可能である。その例を以下に示す。
つ互いに無関係に設定され得るこれらの作動モードとな
らんで、各レジスタが他の１つまたは２つのレジスタの
選択された作動形式に関係して構成され得る作動の仕方
も可能である。その例を以下に示す。
−被制御タイマーモード： 双安定出力メモリ要素OTL2を介して補助レジスタT1、T3
のタイマー機能が制御され得る。
のタイマー機能が制御され得る。
−カスケードモード： 出力メモリ要素OTL2の出力信号はここではカウントモー
ドで両補助レジスタT1、T3に対する入力信号として使用
され得る。
ドで両補助レジスタT1、T3に対する入力信号として使用
され得る。
−キャプチュアモード： ここでは中央レジスタT2の内容は補助レジスタT1、T3の
１つに記憶される。このことは、補助レジスタT1、T3の
１つを目的オペランドとして利用する命令によりプログ
ラム制御されて行われ、もしくは外部入力信号により行
われる。追加的にその際に中断要求フラッグIR1またはI
R3がセットされ得る。
１つに記憶される。このことは、補助レジスタT1、T3の
１つを目的オペランドとして利用する命令によりプログ
ラム制御されて行われ、もしくは外部入力信号により行
われる。追加的にその際に中断要求フラッグIR1またはI
R3がセットされ得る。
−再ロードモード： オーバーフロー・アンダーフローが中央レジスタT2内に
存在するとき、もしくは外部入力信号が与えられている
とき、もしくは中央レジスタT2の出力メモリ要素OTL2の
出力端における桁上げが生ずるとき、中央レジスタT2は
両補助レジスタT1、T3の内容をロードされる。外部入力
信号も出力メモリ要素OTL2の桁上げも中断要求フラッグ
IR1またはIR3のセットを生ぜしめる。
存在するとき、もしくは外部入力信号が与えられている
とき、もしくは中央レジスタT2の出力メモリ要素OTL2の
出力端における桁上げが生ずるとき、中央レジスタT2は
両補助レジスタT1、T3の内容をロードされる。外部入力
信号も出力メモリ要素OTL2の桁上げも中断要求フラッグ
IR1またはIR3のセットを生ぜしめる。
−比較モード： 中央レジスタT2の内容はその際に連続的に補助レジスタ
T1またはT3の内容と比較される。一致の場合には相応の
出力メモリ要素OTL1またはOTL3ならびに相応の中断要求
フラッグIR1またはIR3がセットされる。その際に中央レ
ジスタT2のオーバーフロー・アンダーフローは出力メモ
リ要素OTL1またはOTL3をリセットせしめる。
T1またはT3の内容と比較される。一致の場合には相応の
出力メモリ要素OTL1またはOTL3ならびに相応の中断要求
フラッグIR1またはIR3がセットされる。その際に中央レ
ジスタT2のオーバーフロー・アンダーフローは出力メモ
リ要素OTL1またはOTL3をリセットせしめる。
一般に、図示のカウンタ・タイマー回路により下記の
機能の仕方が可能である。
機能の仕方が可能である。
第１に、中央レジスタT2も両補助レジスタT1、T3も無
関係なカウンタ・タイマーとしてプログラムされ得る。
その際に各レジスタは無関係にアップまたはダウンカウ
ントし得るし、また必要の際にはオーバーフロー・アン
ダーフロー信号を発し得る。
関係なカウンタ・タイマーとしてプログラムされ得る。
その際に各レジスタは無関係にアップまたはダウンカウ
ントし得るし、また必要の際にはオーバーフロー・アン
ダーフロー信号を発し得る。
第２に、両補助レジスタT1、T3の各々は中央レジスタ
T2に対する再ロード、キャプチュアまたは比較レジスタ
としてプログラムされ得る。
T2に対する再ロード、キャプチュアまたは比較レジスタ
としてプログラムされ得る。
さらに、下記の２つの例のように、特別な機能の仕方
も可能である。
も可能である。
たとえば中央レジスタT2は補助レジスタT1またはT3の
１つの結び付いて、個々のレジスタが単に16ビットの構
成であるとしても、32ビットまたは33ビット幅のカウン
タ・タイマーレジスタを形成する。このことは、双安定
出力メモリ要素OTL2の出力端が補助レジスタT1またはT3
のカウント入力端に接続され、また補助レジスタT1、T3
がカウンタモードで使用されることにより達成される。
その際に補助レジスタT1またはT3の入力端は、出力メモ
リ要素OTL2から発せられる信号の正のエッジのみまたは
負のエッジのみに反応するようにプログラムされていな
ければならない。その場合、直列に接続された両レジス
タは33ビット幅のカウンタ・タイマーレジスタ（16ビッ
トT2＋１ビットOTL2＋16ビットT1またはT3）を形成す
る。しかし、補助レジスタT1またはT3の入力端が、出力
メモリ要素OTL2から発せられる信号の正のエッジにも負
のエッジにも反応するようにプログラムされている場合
には、結合された両レジスタは32ビット幅のカウンタ・
タイマーレジスタを形成する。なぜならば、相応の補助
レジスタが出力メモリ要素OTL2の各状態移行の際にクロ
ックされるからである。
１つの結び付いて、個々のレジスタが単に16ビットの構
成であるとしても、32ビットまたは33ビット幅のカウン
タ・タイマーレジスタを形成する。このことは、双安定
出力メモリ要素OTL2の出力端が補助レジスタT1またはT3
のカウント入力端に接続され、また補助レジスタT1、T3
がカウンタモードで使用されることにより達成される。
その際に補助レジスタT1またはT3の入力端は、出力メモ
リ要素OTL2から発せられる信号の正のエッジのみまたは
負のエッジのみに反応するようにプログラムされていな
ければならない。その場合、直列に接続された両レジス
タは33ビット幅のカウンタ・タイマーレジスタ（16ビッ
トT2＋１ビットOTL2＋16ビットT1またはT3）を形成す
る。しかし、補助レジスタT1またはT3の入力端が、出力
メモリ要素OTL2から発せられる信号の正のエッジにも負
のエッジにも反応するようにプログラムされている場合
には、結合された両レジスタは32ビット幅のカウンタ・
タイマーレジスタを形成する。なぜならば、相応の補助
レジスタが出力メモリ要素OTL2の各状態移行の際にクロ
ックされるからである。
もう１つの非常に有利な作動モードは、補助レジスタ
の再ロードモードをパルス幅変調された信号を発生する
ために利用する作動モードであり、その際に再ロード過
程は出力メモリ要素OTL2の出力端における正のエッジの
みにより、もしくは負のエッジのみにより開始される。
この機能の仕方の変形例では、両補助レジスタT1または
T3の１つのみが再ロードモードで使用される。この作動
の仕方では各第２の周期内でのみ中央レジスタT2の内容
が変更される。両補助レジスタT1およびT3が再ロードレ
ジスタとして利用されるときには、補助レジスタは、出
力メモリ要素OTL2からの出力信号の各正のエッジにおい
て中央レジスタT2が一方の補助レジスタから、また出力
信号の各負のエッジにおいて中央レジスタT2が他方の補
助レジスタからロードされるようにプログラムされ得
る。中央レジスタT2はこうして交互に補助レジスタT1ま
たは補助レジスタからロードされる。一方のレジスタは
それによってたとえば“高”状態の継続時間を規定し、
他方のレジスタは“低”状態の継続時間を決定する。こ
うしてパルス幅変調された出力信号はこれらの両作動形
式において出力メモリ要素OTL2の出力ピンOPから取り出
され得る。
の再ロードモードをパルス幅変調された信号を発生する
ために利用する作動モードであり、その際に再ロード過
程は出力メモリ要素OTL2の出力端における正のエッジの
みにより、もしくは負のエッジのみにより開始される。
この機能の仕方の変形例では、両補助レジスタT1または
T3の１つのみが再ロードモードで使用される。この作動
の仕方では各第２の周期内でのみ中央レジスタT2の内容
が変更される。両補助レジスタT1およびT3が再ロードレ
ジスタとして利用されるときには、補助レジスタは、出
力メモリ要素OTL2からの出力信号の各正のエッジにおい
て中央レジスタT2が一方の補助レジスタから、また出力
信号の各負のエッジにおいて中央レジスタT2が他方の補
助レジスタからロードされるようにプログラムされ得
る。中央レジスタT2はこうして交互に補助レジスタT1ま
たは補助レジスタからロードされる。一方のレジスタは
それによってたとえば“高”状態の継続時間を規定し、
他方のレジスタは“低”状態の継続時間を決定する。こ
うしてパルス幅変調された出力信号はこれらの両作動形
式において出力メモリ要素OTL2の出力ピンOPから取り出
され得る。
第１図は本発明によるカウンタ・タイマー回路のブロッ
ク回路図である。 CAP……キャプチュアユニット COM……比較ユニット IC……入力コントロール回路 ICB……入力コントロールブロック IP……入力ピン IR1〜IR3……中断要求フラグ OP……出力ピン OTL1〜OTL3……双安定出力メモリ要素 REL……再ロードユニット SC……システムクロック S/S……始動・停止要素 T1、T3……補助レジスタ T2……中央レジスタ U/D−Ｃ……アップ・ダウンカウント回路
ク回路図である。 CAP……キャプチュアユニット COM……比較ユニット IC……入力コントロール回路 ICB……入力コントロールブロック IP……入力ピン IR1〜IR3……中断要求フラグ OP……出力ピン OTL1〜OTL3……双安定出力メモリ要素 REL……再ロードユニット SC……システムクロック S/S……始動・停止要素 T1、T3……補助レジスタ T2……中央レジスタ U/D−Ｃ……アップ・ダウンカウント回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤフイール、マガナ アメリカ合衆国テキサス、オースチン、 ワイクリフレーン12300 (72)発明者 クリストフ、マインホルト ドイツ連邦共和国プラネツグ、グムシユ トラーセ11 (56)参考文献 特開 昭61−109127（ＪＰ，Ａ) 特開 昭57−39452（ＪＰ，Ａ) 特開 昭56−164422（ＪＰ，Ａ)
Claims (9)
- 【請求項１】マイクロコントローラのカウンタ・タイマ
ー回路において、１つの中央レジスタ（T2）および２つ
の補助レジスタ（T1、T3）が設けられており、レジスタ
（T1、T2、T3）の桁上げ出力端がそれぞれ双安定出力メ
モリ要素（OLT1、OLT2、OLT3）ならびに中断要求フラッ
グ（IR1、IR2、IR3）と、またレジスタ（T1、T2、T3）
のカウント入力端がそれぞれ始動・停止要素（S/S）を
介して入力コントロールブロック（ICB）と接続されて
おり、また両補助レジスタ（T1、T3）が再ロード（RE
L）、キャプチュア（CAP）および比較（COM）ユニット
を介して中央レジスタ（T2）に接続されていることを特
徴とするマイクロコントローラのカウンタ・タイマー回
路。 - 【請求項２】レジスタ（T1、T2、T3）が互いに無関係に
プログラム可能であることを特徴とする請求項１記載の
カウンタ・タイマー回路。 - 【請求項３】各入力コントロールブロック（ICB）が入
力コントロール回路（IC）およびアップ・ダウン−カウ
ント方向制御部（U/D−Ｃ）を含んでいることを特徴と
する請求項１または２記載のカウンタ・タイマー回路。 - 【請求項４】入力コントロール回路（IC）の少なくとも
１つにシステムクロック（SC）が与えられていることを
特徴とする請求項３記載のカウンタ・タイマー回路。 - 【請求項５】入力コントロール回路（IC）およびアップ
・ダウン−カウント方向制御部（U/D−Ｃ）がマイクロ
コントローラの１つの入力ピンと接続されていることを
特徴とする請求項３記載のカウンタ・タイマー回路。 - 【請求項６】中央レジスタ（T2）に対応付けられている
双安定出力メモリ要素（OLT2）の出力端が、補助レジス
タ（T1、T3）に対応付けられている入力コントロールブ
ロック（ICB）のそれぞれの入力端と接続されているこ
とを特徴とする請求項１ないし５の１つに記載のカウン
タ・タイマー回路。 - 【請求項７】中央レジスタ（T2）の桁上げ出力端が追加
的に補助レジスタ（T1、T3）の双安定出力メモリ要素
（OLT1、OLT3）の入力端と接続されていることを特徴と
する請求項１ないし６の１つに記載のカウンタ・タイマ
ー回路。 - 【請求項８】補助レジスタ（T1、T3）の入力コントロー
ルブロック（ICB）が直接にそのつどの中断要求フラッ
グ（IR1、IR3）と接続されていることを特徴とする請求
項１ないし７の１つに移載のカウンタ・タイマー回路。 - 【請求項９】補助レジスタ（T1、T3）の入力コントロー
ルブロック（ICB）がそれぞれ対応付けられている再ロ
ード（REL）およびキャップチュア（CAP）ユニットと接
続されていることを特徴とする請求項１ないし８の１つ
に記載のカウンタ・タイマー回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| DE3823235 | 1988-07-08 | ||
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| Publication Number | Publication Date |
|---|---|
| JPH0254321A JPH0254321A (ja) | 1990-02-23 |
| JP2725205B2 true JP2725205B2 (ja) | 1998-03-11 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1173865A Expired - Lifetime JP2725205B2 (ja) | 1988-07-08 | 1989-07-04 | マイクロコントローラのカウンタ・タイマー回路 |
Country Status (4)
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|---|---|
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| JP (1) | JP2725205B2 (ja) |
| DE (1) | DE58907879D1 (ja) |
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| US5870671A (en) * | 1995-11-13 | 1999-02-09 | Martinez; Andy | Time control system for a cellular telephone |
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| US6876601B2 (en) * | 2002-08-21 | 2005-04-05 | Wind River Systems, Inc. | Timer facility for a stack or operating system |
| US9715387B2 (en) * | 2015-06-05 | 2017-07-25 | Renesas Electronics America Inc. | Configurable event selection for microcontroller timer/counter unit control |
| CN115079553B (zh) * | 2022-06-28 | 2023-02-28 | 广州捷克易自动化设备有限公司 | 一种热流道时序控制器时间自校正方法 |
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-
1989
- 1989-07-04 JP JP1173865A patent/JP2725205B2/ja not_active Expired - Lifetime
- 1989-07-06 DE DE58907879T patent/DE58907879D1/de not_active Expired - Lifetime
- 1989-07-06 EP EP89112377A patent/EP0350039B1/de not_active Expired - Lifetime
- 1989-07-07 US US07/376,857 patent/US4942559A/en not_active Expired - Lifetime
Also Published As
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