JPH11316694A - テストモード設定回路 - Google Patents
テストモード設定回路Info
- Publication number
- JPH11316694A JPH11316694A JP10121177A JP12117798A JPH11316694A JP H11316694 A JPH11316694 A JP H11316694A JP 10121177 A JP10121177 A JP 10121177A JP 12117798 A JP12117798 A JP 12117798A JP H11316694 A JPH11316694 A JP H11316694A
- Authority
- JP
- Japan
- Prior art keywords
- microcontroller
- test mode
- counter
- test
- count value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 この発明は、テストモードの数を減らすこと
なく複数のテストモードを択一的に設定するための外部
端子数を削減したテストモード設定回路を提供すること
を課題とする。 【解決手段】この発明は、外部からテストモード設定端
子４を介してシリアルに与えられるクロック信号を第２
のカウンタ２によりカウントし、カウント値により複数
のテストモードの中から所望のテストモードを設定する
ように構成される。
なく複数のテストモードを択一的に設定するための外部
端子数を削減したテストモード設定回路を提供すること
を課題とする。 【解決手段】この発明は、外部からテストモード設定端
子４を介してシリアルに与えられるクロック信号を第２
のカウンタ２によりカウントし、カウント値により複数
のテストモードの中から所望のテストモードを設定する
ように構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、１チップマイク
ロコントローラに内蔵される各種テストモードの設定シ
ステムで使用されるテストモード設定回路に関する。
ロコントローラに内蔵される各種テストモードの設定シ
ステムで使用されるテストモード設定回路に関する。
【０００２】
【従来の技術】制御中枢となるＣＰＵ、メモリ、発振回
路、タイマー回路や種々の機能ブロック等が１チップ化
されてポートを介して外部との間で信号が入出力され様
々な制御機能を実現する１チップのマイクロコントロー
ラをテストする従来の手法としては、マイクロコントロ
ーラの通常動作時に用いられているポートをテスト用の
ポートに切り換え、このテスト用のポートを介して外部
から直接上記回路に信号を供給することにより上記それ
ぞれの回路を独立してテストしていた。このようなテス
ト手法において、マイクロコントローラの通常動作時に
用いられているポートをテストを行おうとする回路に対
応したテスト用のポートに切り換えるのは、図３に示す
ように、チップ外部に専用に設けられたモード設定端子
１０を介して外部から直接与えられるテストモード設定
信号により制御されていた。
路、タイマー回路や種々の機能ブロック等が１チップ化
されてポートを介して外部との間で信号が入出力され様
々な制御機能を実現する１チップのマイクロコントロー
ラをテストする従来の手法としては、マイクロコントロ
ーラの通常動作時に用いられているポートをテスト用の
ポートに切り換え、このテスト用のポートを介して外部
から直接上記回路に信号を供給することにより上記それ
ぞれの回路を独立してテストしていた。このようなテス
ト手法において、マイクロコントローラの通常動作時に
用いられているポートをテストを行おうとする回路に対
応したテスト用のポートに切り換えるのは、図３に示す
ように、チップ外部に専用に設けられたモード設定端子
１０を介して外部から直接与えられるテストモード設定
信号により制御されていた。
【０００３】このようなテストモードの設定手法におい
ては、テストモード設定信号により複数のテストモード
を択一的に選択して設定しなければならないため、複数
のテストモード設定信号を外部からマイクロコントロー
ラに与える必要があり、このためには複数の専用のテス
トモード設定端子１０が必要になっていた。しかしなが
ら、１チップマイクロコントローラを収納するパッケー
ジの形状や大きさにより取り出せる外部端子の数が決ま
るため、外部端子に余裕のない小ピン製品では、テスト
モード設定端子に割り当てることのできる端子がとれな
かったり、あるいは割り当てることができる数に限りが
生じていた。このため、外部端子の数が比較的少ない小
ピン製品においては、テストモードの設定に制約が生じ
ていた。
ては、テストモード設定信号により複数のテストモード
を択一的に選択して設定しなければならないため、複数
のテストモード設定信号を外部からマイクロコントロー
ラに与える必要があり、このためには複数の専用のテス
トモード設定端子１０が必要になっていた。しかしなが
ら、１チップマイクロコントローラを収納するパッケー
ジの形状や大きさにより取り出せる外部端子の数が決ま
るため、外部端子に余裕のない小ピン製品では、テスト
モード設定端子に割り当てることのできる端子がとれな
かったり、あるいは割り当てることができる数に限りが
生じていた。このため、外部端子の数が比較的少ない小
ピン製品においては、テストモードの設定に制約が生じ
ていた。
【０００４】一方、テストモード設定端子は複数の外部
端子を使用するため、限られた外部端子の内、通常動作
時に使用する外部端子の数が制約されるおそれがあっ
た。
端子を使用するため、限られた外部端子の内、通常動作
時に使用する外部端子の数が制約されるおそれがあっ
た。
【０００５】
【発明が解決しようとする課題】以上説明したように、
１チップのマイクロコントローラにおける従来のテスト
手法にあっては、外部から直接与えられるテストモード
設定信号に基づいてマイクロコントローラが所望のテス
ト環境に設定されていた。このため、複数のテストモー
ドの中から実行しようとするテストモードを選択するた
めには、複数のテストモード設定信号が必要となり、こ
れらの複数のテストモード設定信号をそれぞれ対応して
入力する外部端子が必要になっていた。しかしながら、
外部端子数の少ない製品においては、テストモード設定
信号を受ける外部端子が不足して十分なテストが行えな
かったり、あるいは通常動作時に使用される外部端子に
制約が生じるといった不具合を招いていた。
１チップのマイクロコントローラにおける従来のテスト
手法にあっては、外部から直接与えられるテストモード
設定信号に基づいてマイクロコントローラが所望のテス
ト環境に設定されていた。このため、複数のテストモー
ドの中から実行しようとするテストモードを選択するた
めには、複数のテストモード設定信号が必要となり、こ
れらの複数のテストモード設定信号をそれぞれ対応して
入力する外部端子が必要になっていた。しかしながら、
外部端子数の少ない製品においては、テストモード設定
信号を受ける外部端子が不足して十分なテストが行えな
かったり、あるいは通常動作時に使用される外部端子に
制約が生じるといった不具合を招いていた。
【０００６】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、テストモード
の数を減らすことなく複数のテストモードを択一的に設
定するための外部端子数を削減したテストモード設定回
路を提供することにある。
たものであり、その目的とするところは、テストモード
の数を減らすことなく複数のテストモードを択一的に設
定するための外部端子数を削減したテストモード設定回
路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、１チップのマイクロコントローラのリ
セット後に前記マイクロコントローラ内の発振回路から
与えられる内部クロック信号を受けて、該内部クロック
信号に同期してカウントアップし、前記マイクロコント
ローラのリセット期間内にカウント値をオーバーフロー
させてオーバーフロー信号を出力する第１のカウンタ
と、前記マイクロコントローラのリセット後に前記マイ
クロコントローラの外部端子から与えられる外部クロッ
ク信号を受けて、該外部クロック信号に同期してカウン
トアップし、複数のテストモードの中からカウント値に
対応して選択されたテストモードが前記マイクロコント
ローラで実行可能となるように前記マイクロコントロー
ラを設定制御するテストモード設定信号を前記第１のカ
ウンタからオーバーフロー信号が出力される前に生成す
る第２のカウンタと、前記第１のカウンタのオーバーフ
ロー信号を受けて、前記第２のカウンタで生成されたテ
ストモード設定信号をイネーブル出力し、前記マイクロ
コントローラのリセット期間中に前記マイクロコントロ
ーラにテストモードを設定するモード制御回路とを有す
ることを特徴とする。
に、この発明は、１チップのマイクロコントローラのリ
セット後に前記マイクロコントローラ内の発振回路から
与えられる内部クロック信号を受けて、該内部クロック
信号に同期してカウントアップし、前記マイクロコント
ローラのリセット期間内にカウント値をオーバーフロー
させてオーバーフロー信号を出力する第１のカウンタ
と、前記マイクロコントローラのリセット後に前記マイ
クロコントローラの外部端子から与えられる外部クロッ
ク信号を受けて、該外部クロック信号に同期してカウン
トアップし、複数のテストモードの中からカウント値に
対応して選択されたテストモードが前記マイクロコント
ローラで実行可能となるように前記マイクロコントロー
ラを設定制御するテストモード設定信号を前記第１のカ
ウンタからオーバーフロー信号が出力される前に生成す
る第２のカウンタと、前記第１のカウンタのオーバーフ
ロー信号を受けて、前記第２のカウンタで生成されたテ
ストモード設定信号をイネーブル出力し、前記マイクロ
コントローラのリセット期間中に前記マイクロコントロ
ーラにテストモードを設定するモード制御回路とを有す
ることを特徴とする。
【０００８】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
施形態を説明する。
【０００９】図１はこの発明の一実施形態に係るテスト
モード設定回路の構成を示す図であり、図２は図１に示
すテストモード設定回路の動作タイミングを示す図であ
る。
モード設定回路の構成を示す図であり、図２は図１に示
すテストモード設定回路の動作タイミングを示す図であ
る。
【００１０】図１において、この実施形態のテストモー
ド設定回路は、前述したものと同様なマイクロコントロ
ーラに含まれて、マイクロコントローラをテストする複
数のテストモードの中から選択されたテストモードでマ
イクロコントローラがテストできるようにマイクロコン
トローラの内部環境を選択されたテストモードに設定す
る回路であり、第１のカウンタ１、第２のカウンタ２な
らびにモード制御回路３を備えて構成される。
ド設定回路は、前述したものと同様なマイクロコントロ
ーラに含まれて、マイクロコントローラをテストする複
数のテストモードの中から選択されたテストモードでマ
イクロコントローラがテストできるようにマイクロコン
トローラの内部環境を選択されたテストモードに設定す
る回路であり、第１のカウンタ１、第２のカウンタ２な
らびにモード制御回路３を備えて構成される。
【００１１】第１のカウンタ１は、外部からマイクロコ
ントローラに与えられるリセット信号を受けて、マイク
ロコントローラのリセット状態が解除された時にリセッ
トされて初期状態となり、リセット信号によりマイクロ
コントローラがリセット状態になった時に、マイクロコ
ントローラに備えられてリセット後も発振している発振
回路から与えられるクロック信号を受けてカウントを開
始し、マイクロコントローラのリセット期間内でカウン
ト値がオーバーフローしてオール“１”になるまでカウ
ントを続け、このカウント値のオーバーフロー信号をイ
ネーブル信号としてモード制御回路３に与える。
ントローラに与えられるリセット信号を受けて、マイク
ロコントローラのリセット状態が解除された時にリセッ
トされて初期状態となり、リセット信号によりマイクロ
コントローラがリセット状態になった時に、マイクロコ
ントローラに備えられてリセット後も発振している発振
回路から与えられるクロック信号を受けてカウントを開
始し、マイクロコントローラのリセット期間内でカウン
ト値がオーバーフローしてオール“１”になるまでカウ
ントを続け、このカウント値のオーバーフロー信号をイ
ネーブル信号としてモード制御回路３に与える。
【００１２】第２のカウンタ２は、外部からマイクロコ
ントローラに与えられるリセット信号を受けて、マイク
ロコントローラのリセット状態が解除された時にリセッ
トされて初期状態となり、リセット信号によりマイクロ
コントローラがリセット状態となり第１のカウンタ１が
カウントを開始したのに同期して、マイクロコントロー
ラの外部端子の１つとして設けられたテストモード設定
端子４を介して外部から与えられるクロック信号をカウ
ントし、第１のカウンタ１がオーバーフロー信号を出力
する前に複数のテストモードの中から実行しようとする
テストモードをカウント値として設定し、設定したテス
トモードのカウント値をモード制御回路３に与える。
ントローラに与えられるリセット信号を受けて、マイク
ロコントローラのリセット状態が解除された時にリセッ
トされて初期状態となり、リセット信号によりマイクロ
コントローラがリセット状態となり第１のカウンタ１が
カウントを開始したのに同期して、マイクロコントロー
ラの外部端子の１つとして設けられたテストモード設定
端子４を介して外部から与えられるクロック信号をカウ
ントし、第１のカウンタ１がオーバーフロー信号を出力
する前に複数のテストモードの中から実行しようとする
テストモードをカウント値として設定し、設定したテス
トモードのカウント値をモード制御回路３に与える。
【００１３】モード制御回路３は、一方の入力に第１の
カウンタ１から与えられるオーバーフロー信号が与えら
れ、他方の入力に第２のカウンタ２の対応するカウント
値が与えられる論理積ゲート５を備えて構成され、第１
のカウンタ１からイネーブル信号としてオーバーフロー
信号が与えられると、このオーバーフロー信号が与えら
れる前に第２のカウンタ２から与えられたテストモード
のカウント値を出力し、マイクロコントローラのリセッ
ト期間内にマイクロコントローラをテストモードに設定
する。
カウンタ１から与えられるオーバーフロー信号が与えら
れ、他方の入力に第２のカウンタ２の対応するカウント
値が与えられる論理積ゲート５を備えて構成され、第１
のカウンタ１からイネーブル信号としてオーバーフロー
信号が与えられると、このオーバーフロー信号が与えら
れる前に第２のカウンタ２から与えられたテストモード
のカウント値を出力し、マイクロコントローラのリセッ
ト期間内にマイクロコントローラをテストモードに設定
する。
【００１４】このような構成において、図２の動作タイ
ミングチャートに示すように、リセット信号がロウレベ
ルとなりマイクロコントローラがリセット状態になる
と、マイクロコントローラ内部の発振回路から与えられ
るクロック信号のカウントが第１のカウンタ１により開
始される。このカウント動作と並行してテストモード設
定端子４を介して外部から与えられるクロック信号のカ
ウントが第２のカウンタ２により開始される。図３に示
すように複数のテストモードの中から例えば“５”で示
されるテストモードのクロック信号がテストモード設定
端子４を介して外部から与えられると、第２のカウンタ
２がクロック信号をカウントすることによりテストモー
ドの値（５）が第２のカウンタ２に設定されて保持され
る。この後、第１のカウンタ１のカウント値がオーバー
フローしてオーバーフロー信号がモード制御回路３に与
えられると、モード制御回路３はイネーブル状態とな
り、第２のカウンタ２に設定されたテストモードのカウ
ント値（５）がモード制御回路３を介して出力される。
これにより、マイクロコントローラのリセット期間内に
前述したと同様にマイクロコントローラのポートが設定
されたテストモード用に切り換えられ、マイクロコント
ローラの内部環境が選択されたテストモードに設定され
る。
ミングチャートに示すように、リセット信号がロウレベ
ルとなりマイクロコントローラがリセット状態になる
と、マイクロコントローラ内部の発振回路から与えられ
るクロック信号のカウントが第１のカウンタ１により開
始される。このカウント動作と並行してテストモード設
定端子４を介して外部から与えられるクロック信号のカ
ウントが第２のカウンタ２により開始される。図３に示
すように複数のテストモードの中から例えば“５”で示
されるテストモードのクロック信号がテストモード設定
端子４を介して外部から与えられると、第２のカウンタ
２がクロック信号をカウントすることによりテストモー
ドの値（５）が第２のカウンタ２に設定されて保持され
る。この後、第１のカウンタ１のカウント値がオーバー
フローしてオーバーフロー信号がモード制御回路３に与
えられると、モード制御回路３はイネーブル状態とな
り、第２のカウンタ２に設定されたテストモードのカウ
ント値（５）がモード制御回路３を介して出力される。
これにより、マイクロコントローラのリセット期間内に
前述したと同様にマイクロコントローラのポートが設定
されたテストモード用に切り換えられ、マイクロコント
ローラの内部環境が選択されたテストモードに設定され
る。
【００１５】このような実施形態にあっては、マイクロ
コントローラで行われるテストモードが複数であって
も、外部からシリアルに与えられるクロック信号を第２
のカウンタ２によりカウントしてカウント値によりテス
トモードを択一的に選択する手法を採用しているので、
第２のカウンタ２の最大カウント値に対応して複数のテ
ストモードの中から１つのテストモードを区別して設定
することが可能となり、テストモードを設定するために
必要となる外部端子は１ピンで済むようになり、従来に
比べて、テストモードを設定するために必要となる外部
端子を大幅に削減することが可能となり、外部端子数の
少ない小ピン製品であっても多くのテストモードを設定
することができるようになる。また、テストモードの数
に関係なく１つのテストモード設定端子により複数のテ
ストモードが設定できるので、従来に比べて通常動作時
に使用できる外部端子を増やすことができる。
コントローラで行われるテストモードが複数であって
も、外部からシリアルに与えられるクロック信号を第２
のカウンタ２によりカウントしてカウント値によりテス
トモードを択一的に選択する手法を採用しているので、
第２のカウンタ２の最大カウント値に対応して複数のテ
ストモードの中から１つのテストモードを区別して設定
することが可能となり、テストモードを設定するために
必要となる外部端子は１ピンで済むようになり、従来に
比べて、テストモードを設定するために必要となる外部
端子を大幅に削減することが可能となり、外部端子数の
少ない小ピン製品であっても多くのテストモードを設定
することができるようになる。また、テストモードの数
に関係なく１つのテストモード設定端子により複数のテ
ストモードが設定できるので、従来に比べて通常動作時
に使用できる外部端子を増やすことができる。
【００１６】
【発明の効果】以上説明したように、この発明によれ
ば、外部からシリアルに与えられるクロック信号のカウ
ント値として複数のテストモードの中から所望のテスト
モードを択一的に設定するようにしたので、テストモー
ドを設定するために割り当てられる外部端子を１ピンに
することが可能となる。これにより、従来に比べてテス
トモード設定専用の外部端子を大幅に削減することがで
き、通常動作用の外部端子を増やすことができる。
ば、外部からシリアルに与えられるクロック信号のカウ
ント値として複数のテストモードの中から所望のテスト
モードを択一的に設定するようにしたので、テストモー
ドを設定するために割り当てられる外部端子を１ピンに
することが可能となる。これにより、従来に比べてテス
トモード設定専用の外部端子を大幅に削減することがで
き、通常動作用の外部端子を増やすことができる。
【図１】この発明の一実施形態に係るテストモード設定
回路の構成を示す図である。
回路の構成を示す図である。
【図２】図１に示す回路の動作タイミングを示す図であ
る。
る。
【図３】従来におけるテストモード設定手法の構成を示
す図である。
す図である。
【符号の説明】 １ 第１のカウンタ ２ 第２のカウンタ ３ モード制御回路 ４，１０ テストモード設定端子 ５ 論理積ゲート
Claims (1)
- 【請求項１】 １チップのマイクロコントローラのリセ
ット後に前記マイクロコントローラ内の発振回路から与
えられる内部クロック信号を受けて、該内部クロック信
号に同期してカウントアップし、前記マイクロコントロ
ーラのリセット期間内にカウント値をオーバーフローさ
せてオーバーフロー信号を出力する第１のカウンタと、 前記マイクロコントローラのリセット後に前記マイクロ
コントローラの外部端子から与えられる外部クロック信
号を受けて、該外部クロック信号に同期してカウントア
ップし、複数のテストモードの中からカウント値に対応
して選択されたテストモードが前記マイクロコントロー
ラで実行可能となるように前記マイクロコントローラを
設定制御するテストモード設定信号を前記第１のカウン
タからオーバーフロー信号が出力される前に生成する第
２のカウンタと、 前記第１のカウンタのオーバーフロー信号を受けて、前
記第２のカウンタで生成されたテストモード設定信号を
イネーブル出力し、前記マイクロコントローラのリセッ
ト期間中に前記マイクロコントローラにテストモードを
設定するモード制御回路とを有することを特徴とするテ
ストモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10121177A JPH11316694A (ja) | 1998-04-30 | 1998-04-30 | テストモード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10121177A JPH11316694A (ja) | 1998-04-30 | 1998-04-30 | テストモード設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11316694A true JPH11316694A (ja) | 1999-11-16 |
Family
ID=14804766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10121177A Withdrawn JPH11316694A (ja) | 1998-04-30 | 1998-04-30 | テストモード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11316694A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498477B1 (ko) * | 2003-01-14 | 2005-07-01 | 삼성전자주식회사 | 다수의 테스트 모드 활성화신호들을 생성할 수 있는반도체 장치 및 상기 테스트 모드 활성화신호의 생성방법 |
| KR100531463B1 (ko) * | 2003-06-30 | 2005-11-28 | 주식회사 하이닉스반도체 | 반도체 장치의 테스트모드 제어회로 |
| JP2006162257A (ja) * | 2004-12-02 | 2006-06-22 | Oki Electric Ind Co Ltd | 動作モード設定回路 |
| US7890737B2 (en) | 2007-07-02 | 2011-02-15 | Denso Corporation | Microcomputer and functional evaluation chip |
-
1998
- 1998-04-30 JP JP10121177A patent/JPH11316694A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498477B1 (ko) * | 2003-01-14 | 2005-07-01 | 삼성전자주식회사 | 다수의 테스트 모드 활성화신호들을 생성할 수 있는반도체 장치 및 상기 테스트 모드 활성화신호의 생성방법 |
| KR100531463B1 (ko) * | 2003-06-30 | 2005-11-28 | 주식회사 하이닉스반도체 | 반도체 장치의 테스트모드 제어회로 |
| JP2006162257A (ja) * | 2004-12-02 | 2006-06-22 | Oki Electric Ind Co Ltd | 動作モード設定回路 |
| US7890737B2 (en) | 2007-07-02 | 2011-02-15 | Denso Corporation | Microcomputer and functional evaluation chip |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11316694A (ja) | テストモード設定回路 | |
| US6145087A (en) | Semiconductor integrated device | |
| US20070159210A1 (en) | Operation mode setting circuit, LSI having operation mode setting circuit, and operation mode setting method | |
| JP2953713B2 (ja) | 半導体集積回路 | |
| JP2004519032A (ja) | プロセッサの介入あり又はなしでのハードウェアの初期化 | |
| JPH05347651A (ja) | データフレーム間の休止時間設定回路 | |
| JP2508427B2 (ja) | Ｉｃ回路 | |
| JPH02181950A (ja) | 半導体集積回路の動作モード設定方式 | |
| JPH07244124A (ja) | 集積回路チップ | |
| JPH0528076A (ja) | シリアルデータ通信装置とマイクロプロセツサ | |
| KR100239446B1 (ko) | 자동로딩 기능을 갖는 주파수 합성기의 테스트 회로 | |
| JPH02139957A (ja) | 半導体集積回路 | |
| JPH11161364A (ja) | 半導体回路装置 | |
| JPH0326976A (ja) | 半導体集積回路のテスト装置 | |
| JPH09145803A (ja) | テストモード設定回路 | |
| CN115144740A (zh) | 一种上电锁存电路、上电锁存装置及上电锁存方法 | |
| JP2517943B2 (ja) | タイマ装置 | |
| JPH11212815A (ja) | 集積回路装置 | |
| JPS59208476A (ja) | 半導体集積回路装置 | |
| KR19980021249A (ko) | 병렬 인터페이스 장치 | |
| JPH05108119A (ja) | シリアル伝送ラインを用いた通信処理方法 | |
| JPH0315776A (ja) | モード設定回路 | |
| JP2003344499A (ja) | セルフテスト回路 | |
| JPH07280894A (ja) | 集積回路のモード設定回路 | |
| JPH0512461A (ja) | クロツク供給回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |