JPH0528076A - シリアルデータ通信装置とマイクロプロセツサ - Google Patents

Abstract

(57)【要約】 【目的】 周期的なデータ通信を正確かつ簡単に行うこ
とができるシリアルデータ通信装置を提供する。 【構成】 タイマー１０から出力される通信開始信号に
応じて、シリアルクロック信号がクロック信号出力回路
１１から出力される。制御回路１２はシリアルクロック
信号の出力パルス数をカウントし、通信終了信号をクロ
ック信号出力回路１１に供給することで、シリアルクロ
ック信号の出力を停止させる。シフトレジスタ１３は通
信データをシリアルクロック信号に同期させて１ｂｉｔ
ずつ出力する。タイマー１０により、設定された通信開
始時間が経過すると通信開始信号が自動的に出力され、
正確なタイミングでシリアルデータ通信が開始される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は容易に周期的な通信を行
うことができるシリアルデータ通信装置とマイクロプロ
セッサに関するものである。

【０００２】

【従来の技術】シリアルデータ通信装置は、クロック信
号とデータ信号の２本の信号線のみで通信が可能であ
り、ワンチップのマイクロプロセッサ間のデータ通信手
段として多用されている。シリアルデータ通信装置は、
シリアルクロック信号を発生するクロック信号発生手段
と、通信データを１ｂｉｔずつシフトするシフトレジス
タと、通信データのシフト回数をカウントするシフトカ
ウンタとで構成され、この装置を用いて、ワンチップの
マイクロプロセッサ間で通信する場合には、ソフトウェ
アによってデータ通信の開始タイミング等の制御を行っ
ている。

【０００３】

【発明が解決しようとする課題】しかしながら従来の構
成では、データ通信を行う装置間の同期をとる等の理由
により、一定の周期でデータ通信を行う場合には、シリ
アルデータ通信装置を一定時間間隔で正確に制御する必
要がある。したがって、シリアルデータ通信装置を用い
てワンチップのマイクロプロセッサ間で通信する場合に
は、シリアルデータ通信装置の制御を行うためのソフト
ウェア処理が複雑となり、特に通信周期が短い時にはこ
の処理を頻繁に行わなければならず、本来行うべきソフ
トウェア処理の実行が遅れるなど、通常処理に対して悪
影響を及ぼすという問題点を有していた。

【０００４】本発明は上記従来の問題点を解決するもの
で、容易にデータ通信タイミングの制御を行うことがで
きるシリアルデータ通信装置及びマイクロプロセッサを
提供することを目的とする。

【０００５】

【課題を解決するための手段】この目的を達成するため
に本発明のシリアルデータ通信装置は、設定された時間
が経過すると通信開始信号を出力するタイマーと、クロ
ック信号をカウントし、所定のカウント値に達した場合
に通信終了信号を出力する制御手段と、前記通信開始信
号によって前記クロック信号の出力を開始し、前記通信
終了信号によって前記クロック信号の出力を停止するク
ロック信号出力手段と、前記クロック信号に同期してデ
ータを１ビットずつシフトするシフトレジスタとを備え
ている。

【０００６】また本発明のマイクロプロセッサは、設定
された時間が経過すると通信開始信号を出力するタイマ
ーと、クロック信号をカウントし、所定のカウント値に
達した場合に通信終了信号を出力する制御手段と、前記
通信開始信号によって前記クロック信号の出力を開始
し、前記通信終了信号によって前記クロック信号の出力
を停止するクロック信号出力手段と、前記クロック信号
に同期してデータを１ビットずつシフトするシフトレジ
スタと、前記通信終了信号に基づいて、割り込み処理を
開始するための割り込み要求信号を発生する割り込み信
号発生手段とからなるシリアルデータ通信装置を備えて
いる。

【０００７】

【作用】本発明は上記した構成により、シリアル通信デ
ータをシフトレジスタに設定し、通信開始タイミングデ
ータをタイマーに設定した後、タイマーを起動すること
によって、タイマーに設定した時間後に通信開始信号が
出力され、自動的にシリアル通信が開始されるように構
成することで、シリアルデータ通信開始タイミングの正
確な制御を簡単に行うことができる。

【０００８】

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。

【０００９】図１は、本発明のシリアルデータ通信装置
の構成図を示すものである。図１において、タイマー１
０はシリアル通信を開始するためのタイミング信号を発
生する回路であり、端子１５から供給されるタイマース
タート信号により動作を開始し、あらかじめ設定された
時間が経過すると通信開始信号をクロック信号出力回路
１１に供給する。クロック信号出力回路１１はシリアル
クロック信号を発生する回路であり、通信開始信号が供
給されると、制御回路１２，シフトレジスタ１３及び端
子１７にシリアルクロック信号を供給する。制御回路１
２はクロック信号出力回路１１の制御を行う回路であ
り、シリアルクロック信号をカウントし、所定のカウン
ト値に達した場合に、通信終了信号を出力する。シフト
レジスタ１３はあらかじめ設定されているデータを１ビ
ットずつシフトし、出力する回路であり、シリアルクロ
ック信号に同期してシリアルデータを１ビットずつ端子
１６から出力する。

【００１０】以上のように構成された本実施例のシリア
ルデータ通信装置について、図２を用いてその動作を説
明する。図２は図１のシリアルデータ通信装置の主要部
の入出力信号のタイミングチャートである。

【００１１】図２において、ａはタイマー１０の動作を
開始させるタイマースタート信号を示し、ｂはタイマー
１０から出力される通信開始信号を示し、ｃはクロック
信号出力回路１１が出力するシリアルクロック信号を示
し、ｄはシフトレジスタ１３が端子１６から出力するシ
リアルデータを示し、ｅは制御回路１２が出力する通信
終了信号を示している。

【００１２】時刻ｔ０の時点までにタイマー１０には通
信開始タイミングデータＴ、シフトレジスタ１４には８
ｂｉｔの送信データがあらかじめ設定されているとす
る。したがって、端子１６からはシフトレジスタの送信
データの最初の１ｂｉｔ目のデータｂ０が出力されてい
る。時刻ｔ０でタイマースタート信号がタイマー１０に
供給されると、タイマー１０が動作を開始する。タイマ
ー１０は通信開始時間Ｔが経過すると、時刻ｔ１で通信
開始信号をクロック信号出力回路１１に供給する。クロ
ック信号出力回路１１は通信開始信号のリーディングエ
ッジが到来すると、シリアルクロック信号を制御回路１
２，シフトレジスタ１３及び端子１７に供給し、これに
より、制御回路１２はシリアルクロック信号のカウント
を開始し、端子１７からはシリアルクロック信号が出力
される。シフトレジスタ１３は時刻ｔ２でシリアルクロ
ック信号のトレイリングエッジが到来するとシリアルデ
ータを１ビットシフトし、端子１６からは送信データの
２ｂｉｔ目のデータｂ１が出力される。以後同様にし
て、シフトレジスタ１３はシリアルクロック信号のトレ
イリングエッジが到来するたびにシリアルデータを１ビ
ットずつシフトし、端子１６から送信データの３〜８ｂ
ｉｔ目のデータｂ２〜ｂ７を順次出力する。制御回路１
２は時刻ｔ３でシリアルクロック信号の８つ目のリーデ
ィングエッジをカウントすると、時刻ｔ４で通信終了信
号をクロック信号出力回路１１に供給するとともに、カ
ウントデータを初期状態に戻し、カウント動作を停止す
る。クロック信号出力回路１１は時刻ｔ４で通信終了信
号のリーディングエッジが到来すると、それ以降のシリ
アルクロック信号の出力を停止する。シリアルクロック
信号の停止によりシフトレジスタ１３はシフト動作を停
止する。以後同様に、時刻ｔ５で新たなシリアル送信デ
ータをシフトレジスタ１３に設定した後、通信開始タイ
ミングデータＴ’をタイマー１０に設定し、時刻ｔ６で
タイマー１０を起動することによって、タイマー１０に
設定した時間Ｔ’後に、シリアル通信が行われる。

【００１３】端子１６から出力される送信データは、シ
リアルクロック信号のトレイリングエッジで変更される
ため、受信側では端子１７から出力されるシリアルクロ
ック信号のリーディングエッジで送信データを取り込む
ようにすれば、正しく受信することができる。

【００１４】このように、タイマー１０が出力する通信
開始信号によって、自動的にシリアル通信が開始される
ように構成することで、データ通信開始タイミングの正
確な制御が簡単に行える。

【００１５】以上のように本発明のシリアルデータ通信
装置は設定された時間が経過すると通信開始信号を出力
するタイマー（タイマー１０）と、クロック信号をカウ
ントし、所定のカウント値に達した場合に通信終了信号
を出力する制御手段（制御回路１２）と、前記通信開始
信号によって前記クロック信号の出力を開始し、前記通
信終了信号によって前記クロック信号の出力を停止する
クロック信号出力手段（クロック信号出力回路１１）
と、前記クロック信号に同期してデータを１ビットずつ
シフトするシフトレジスタ（シフトレジスタ１３）を設
けたものである。

【００１６】したがって、図１に示したシリアルデータ
通信装置では、データ通信開始タイミングの正確な制御
が簡単にでき、容易に周期的なデータ通信を行うことが
可能である。

【００１７】なお、実施例において送信データは８ｂｉ
ｔとしているが、シフトレジスタのｂｉｔ数，制御回路
のカウンタのｂｉｔ数を増減させることによって、どの
ようなｂｉｔ長のデータの送信も同様に行うことができ
る。また実施例では、端子１６から出力される送信デー
タは、シリアルクロック信号のトレイリングエッジで変
更するようにしているが、シリアルクロック信号をトレ
イリングエッジから出力開始することによって、送信デ
ータをシリアルクロック信号のリーディングエッジで変
更するような構成にしてもまったく同様の効果が得られ
る。

【００１８】次に、図３は本発明のマイクロプロセッサ
のブロック図を示したものである。図３において、ＴＭ
ＧＲ１００は外部クロック入力端子２０に供給される基
準クロック信号をもとに命令の実行タイミング信号を発
生するタイミングジェネレータであり、その出力信号は
ＰＣ２００に供給されている。ＰＬＡ３００はプログラ
マブルロジックアレイであり、順次実行される命令群か
らなるプログラムが格納されている。ＰＣ２００はＴＭ
ＧＲ１００の出力信号に基づいてカウント動作を行うプ
ログラムカウンタであり、プログラムアドレスであるカ
ウントデータを出力することによって、ＰＬＡ３００に
格納された特定の命令を選択する。ＰＬＡ３００から送
出される命令はコントロールバス１３００を介してＡＬ
Ｕ４００，アドレスデコーダ６００（図中ではアドレス
デコーダＡと示されている。），アドレスデコーダ８０
０（図中ではアドレスデコーダＢと示されている。），
パラレル出力ポート９００及びシリアル出力ポート１０
００に供給される。また、データバス１２００はＰＣ２
００，ＡＬＵ４００，ＲＯＭ５００，ＲＡＭ７００，パ
ラレル出力ポート９００及びシリアル出力ポート１００
０に接続されている。ＡＬＵ４００はディジタルデータ
の算術および論理演算を実行する演算器である。ＲＯＭ
５００はあらかじめ格納されているディジタルデータを
データバス１２００に送出する読み出し専用メモリであ
る。ＲＡＭ７００はデータバス１２００を介してディジ
タルデータの格納及び読み出しを行うランダムアクセス
メモリである。パラレル出力ポート９００はデータバス
から供給されるディジタルデータを信号出力端子３０〜
３７から出力する。シリアル出力ポート１０００はデー
タバスから供給されるディジタルデータを信号出力端子
１６から、信号出力端子１７のシリアルクロック信号に
同期させて１ｂｉｔずつ出力する。また、シリアル出力
ポート１０００は割り込み処理を実行するための割り込
み要求信号を信号線５０を介して割り込み制御回路１１
００に供給し、また割り込み制御回路１１００からは信
号線５１を介して割り込み受理信号がシリアル出力ポー
ト１０００に供給される。割り込み制御回路１１００は
マイクロプロセッサがその時点で実行している処理を一
時中断させ、割り込み処理の実行が開始できるように制
御する回路であり、外部信号入力端子４０あるいはシリ
アル出力ポート１０００から割り込み要求信号が供給さ
れると、ＰＣ２００，ＡＬＵ４００及びＲＡＭ７００に
割り込み処理を開始するための制御信号を供給する。ア
ドレスデコーダ６００はＲＯＭ５００のアドレスを選択
し、アドレスデコーダ８００はＲＡＭ７００のアドレス
を選択する。

【００１９】以上のように構成された本実施例のマイク
ロプロセッサについて、以下その動作について図３〜図
５を用いて説明する。

【００２０】図３において、ＴＭＧＲ１００は外部クロ
ック入力端子２０に供給される基準クロック信号をもと
に命令の実行タイミング信号を発生し、この信号をＰＣ
２００に供給する。ＰＣ２００はＴＭＧＲ１００の出力
信号に基づいてカウント動作を行い、プログラムアドレ
スであるカウントデータをＰＬＡ３００に供給する。Ｐ
ＬＡ３００は格納されている命令群の中からＰＣ２００
より供給されるプログラムアドレスに対応する特定の命
令を選択し、選択された命令をコマンドバス１３００に
送出する。ＡＬＵ４００はコマンドバス１３００から送
られてくる命令にしたがって、データバス１２００を介
して送られてくるディジタルデータの算術および論理演
算を実行し、その結果をデータバス１２００に送出す
る。アドレスデコーダ６００はコマンドバス１３００を
介して送られてくる命令に基づいて特定のアドレスを選
択し、ＲＯＭ５００はアドレスデコーダ６００によって
選択されたアドレスに対応する格納手段に格納されたデ
ィジタルデータをデータバス１２００に送出する。アド
レスデコーダ８００はコマンドバス１３００を介して送
られてくる命令に基づいて特定のアドレスを選択し、Ｒ
ＡＭ７００はアドレスデコーダ８００によって選択され
たアドレスに対応する格納手段に対し、データバス１２
００から送られてくるディジタルデータを格納あるいは
既に格納されたディジタルデータをデータバス１２００
に送出する。割り込み制御回路１１００は外部入力端子
４０あるいはシリアル出力ポート１０００から割り込み
要求信号が供給されると、ＰＣ２００，ＡＬＵ４００及
びＲＡＭ７００に制御信号を供給する。この制御信号に
よってまず最初に、ＰＣ２００はその時点のプログラム
アドレスをデータバスに送出し、ＲＡＭ７００はＰＣ２
００からデータバスに送出されたプログラムアドレスを
特定の格納領域に格納する。次に、ＡＬＵ４００はＡＬ
Ｕ内のレジスタデータ及びフラグの状態をデータバスに
送出し、ＰＣ２００の場合と同様にＲＡＭ７００はＡＬ
Ｕ４００からデータバスに送出されたレジスタデータ及
びフラグの状態をＰＣ２００のプログラムアドレスを格
納した格納領域とは別の格納領域に格納する。ＰＣ２０
０及びＡＬＵ４００の各データの格納が完了すると、Ｒ
ＡＭ７００は割り込み処理のプログラムの開始アドレス
データをデータバスに送出し、ＰＣ２００はＲＡＭ７０
０から送出された割り込み処理のプログラム開始アドレ
スデータをカウンタにプリセットする。以後割り込み処
理のプログラムが実行され、割り込み処理のプログラム
が終了すると割り込み処理実行開始直前のプログラムの
実行が再開される。即ち、割り込み処理のプログラムが
終了すると、ＲＡＭ７００に格納されている割り込み処
理実行開始直前のＡＬＵ４００内のレジスタデータとフ
ラグの状態及びＰＣ２００のプログラムアドレスがそれ
ぞれＡＬＵ４００，ＰＣ２００に設定され、割り込み処
理実行開始直前のプログラムの実行が開始される。

【００２１】次に、図４及び図５を用いてシリアル出力
ポート１０００について説明する。図４は図３のシリア
ル出力ポート１０００の内部構造を示す構成図であり、
図５は主要部のタイミングチャートである。

【００２２】図４において、タイマー１０はシリアル通
信を開始するためのタイミング信号を発生する回路であ
り、コマンドバス１３００から供給される命令により動
作を開始し、あらかじめ設定された時間が経過すると通
信開始信号をクロック信号出力回路１１に供給する。ク
ロック信号出力回路１１はシリアルクロック信号を発生
する回路であり、通信開始信号が供給されると、制御回
路１２，シフトレジスタ１３及び端子１７にシリアルク
ロック信号を供給する。制御回路１２はクロック信号出
力回路１１の制御を行う回路であり、シリアルクロック
信号をカウントし、所定のカウント値に達した場合に、
通信終了信号をクロック信号出力回路１１及び割り込み
要求信号発生回路１４に供給する。シフトレジスタ１３
はあらかじめ設定されているデータを１ビットずつシフ
トし、出力する回路であり、シリアルクロック信号に同
期してシリアルデータを１ビットずつ端子１６から出力
する。割り込み要求信号発生回路１４は制御回路１２か
ら供給される通信終了信号によって割り込み要求フラグ
をセットし、信号線５０を介して割り込み要求信号を図
３の割り込み制御回路１１００に供給する。割り込み制
御回路１１００は割り込み処理の要求を受け付けると割
り込み要求信号発生回路１４に信号線５１を介して割り
込み受理信号を供給し、この信号によって割り込み要求
フラグはリセットされる。

【００２３】以上のように構成されたシリアル出力ポー
ト１０００について、その動作を説明する。

【００２４】図５において、ａはタイマー１０の動作を
開始させるタイマースタート命令信号を示し、ｂはタイ
マー１０から出力される通信開始信号を示し、ｃはクロ
ック信号出力回路１１が出力するシリアルクロック信号
を示し、ｄはシフトレジスタ１３が端子１６から出力す
るシリアルデータを示し、ｅは制御回路１２が出力する
通信終了信号を示し、ｆは割り込み要求信号発生回路１
４が出力する割り込み要求信号を示し、ｇは信号線５１
を介して割り込み制御回路１１００から供給される割り
込み受理信号を示している。

【００２５】タイマー１０にはプログラムにより任意の
通信開始タイミングデータを設定することができる。た
とえば、プログラムにより通信開始タイミングデータＴ
をタイマー１０に設定する場合には、データバス１２０
０に通信開始タイミングデータＴを送出し、コマンドバ
ス１３００を介してデータ格納命令をタイマー１０に供
給する。同様にしてシフトレジスタ１３にも任意の送信
データを設定することができる。

【００２６】図５において、時刻ｔ０の時点までにタイ
マー１０には通信開始タイミングデータＴがあらかじめ
設定されているとする。時刻ｔ０にシフトレジスタ１３
には送信データが設定され、端子１６からはシフトレジ
スタの送信データの最初の１ｂｉｔ目のデータｂ０が出
力されている。時刻ｔ１にコマンドバス１３００を介し
てタイマースタート命令がタイマー１０に供給されると
タイマー１０が動作を開始する。タイマー１０は通信開
始時間Ｔが経過すると、時刻ｔ２で通信開始信号をクロ
ック信号出力回路１１に供給し、動作を停止する。クロ
ック信号出力回路１１は通信開始信号のリーディングエ
ッジが到来すると、シリアルクロック信号を制御回路１
２，シフトレジスタ１３及び端子１７に供給し、これに
より、制御回路１２はシリアルクロック信号のカウント
を開始し、端子１７からはシリアルクロック信号が出力
される。シフトレジスタ１３は時刻ｔ３でシリアルクロ
ック信号のトレイリングエッジが到来するとシリアルデ
ータを１ビットシフトし、端子１６からは送信データの
２ｂｉｔ目のデータｂ１が出力される。以後同様にし
て、シフトレジスタ１３はシリアルクロック信号のトレ
イリングエッジが到来するたびにシリアルデータを１ビ
ットずつシフトし、端子１６から送信データの３〜８ｂ
ｉｔ目のデータｂ２〜ｂ７を順次出力する。制御回路１
２は時刻ｔ４でシリアルクロック信号の８つ目のリーデ
ィングエッジをカウントすると、時刻ｔ５で通信終了信
号をクロック信号出力回路１１と割り込み要求信号発生
回路１４に供給するとともに、カウントデータを初期状
態に戻し、カウント動作を停止する。クロック信号出力
回路１１は時刻ｔ５で通信終了信号のリーディングエッ
ジが到来すると、それ以降のシリアルクロック信号の出
力を停止する。シリアルクロック信号の停止によりシフ
トレジスタ１３はシフト動作を停止する。割り込み要求
信号発生回路１４は通信終了信号によって割り込み要求
フラグをセットし、信号線５０を介して割り込み要求信
号を図３の割り込み制御回路１１００に送出する。時刻
ｔ６では図５のｇに示すように割り込み制御回路１１０
０は割り込み要求を受け付けると、割り込み受理信号を
信号線５１を介して割り込み信号発生回路１４に供給す
る。割り込み信号発生回路１４は割り込み受理信号によ
って図５のｆに示すように、割り込み要求フラグをリセ
ットする。図３のＰＬＡ３００には、あらかじめ割り込
み処理のプログラムとして、シフトレジスタ１３の送信
データを設定した後、タイマー１０にタイマースタート
命令を供給し、タイマー１０の動作を再開させるプログ
ラムが格納されている。したがって、割り込み処理が開
始されると、時刻ｔ７でシフトレジスタ１３には新たな
送信データが設定され、時刻ｔ８でコマンドバス１３０
０を介してタイマースタート命令がタイマー１０に供給
されるとタイマー１０が動作を開始し、以後ｔ２〜ｔ８
の場合と同様の動作が繰り返される。

【００２７】端子１６から出力される送信データは、シ
リアルクロック信号のトレイリングエッジで変更される
ため、受信側では端子１７から出力されるシリアルクロ
ック信号のリーディングエッジで送信データを取り込む
ようにすれば、正しく受信が行われる。

【００２８】このように、タイマー１０が出力する通信
開始信号によって、自動的にシリアル通信が開始し、通
信終了と共に割り込み処理が自動的に実行され、割り込
み処理内で新たな送信データの設定とタイマー１０の動
作開始を行うようにすることで、周期的なシリアルデー
タ通信を簡単に行うことができる。

【００２９】以上のように本発明のマイクロプロセッサ
は設定された時間が経過すると通信開始信号を出力する
タイマー（タイマー１０）と、クロック信号をカウント
し、所定のカウント値に達した場合に通信終了信号を出
力する制御手段（制御回路１２）と、前記通信開始信号
によって前記クロック信号の出力を開始し、前記通信終
了信号によって前記クロック信号の出力を停止するクロ
ック信号出力手段（クロック信号出力回路１１）と、前
記クロック信号に同期してデータを１ビットずつシフト
するシフトレジスタ（シフトレジスタ１３）と、前記通
信終了信号に基づいて、割り込み処理を開始するための
割り込み要求信号を発生する割り込み信号発生手段（割
り込み要求信号発生回路１４）とからなるシリアルデー
タ通信装置を設けたものである。

【００３０】したがって、図３，図４に示したマイクロ
プロセッサでは、容易に周期的なシリアルデータ通信を
行うことができる。

【００３１】なお、実施例において送信データは８ｂｉ
ｔとしているが、シフトレジスタのｂｉｔ数，制御回路
のカウンタのｂｉｔ数を増減させることによって、どの
ようなｂｉｔ長のデータの送信も同様に行うことができ
る。また実施例では、端子１６から出力される送信デー
タは、シリアルクロック信号のトレイリングエッジで変
更するようにしているが、シリアルクロック信号をトレ
イリングエッジから出力させることによって、送信デー
タをシリアルクロック信号のリーディングエッジで変更
するような構成にしてもまったく同様の効果が得られ
る。

【００３２】さらに、タイマー１１の通信開始タイミン
グデータはプログラムにより任意に変更できるので、一
定の周期ごとにシリアル通信ができるだけでなく、割り
込み処理のプログラム内で通信開始タイミングデータを
変更することにより、さまざまなタイミングでシリアル
通信を行うことが可能である。

【００３３】

【発明の効果】以上のように本発明のシリアルデータ通
信装置は、シリアル通信データをシフトレジスタに設定
し、通信開始タイミングデータをタイマーに設定した
後、タイマーを起動することによって、タイマーに設定
した時間後に通信開始信号が出力され、自動的にシリア
ル通信が開始されるように構成することで、シリアルデ
ータ通信開始タイミングの正確な制御を簡単に行うこと
ができ、大なる効果を奏する。

【００３４】また、本発明のマイクロプロセッサは、シ
リアル通信データをシフトレジスタに設定し、通信開始
タイミングデータをタイマーに設定した後、タイマーを
起動することによって、タイマーに設定した時間後に通
信開始信号が出力され、自動的にシリアル通信が開始
し、通信終了後は制御回路から出力される通信終了信号
に基づいて自動的に割り込み処理が実行されるように構
成することで、周期的なシリアルデータ通信を正確かつ
簡単に行うことができ、大なる効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例におけるシリアルデータ通信
装置の構成を示すブロック図

【図２】図１の主要部の動作を説明するためのタイミン
グチャート

【図３】本発明の一実施例におけるマイクロプロセッサ
の構成を示すブロック図

【図４】図４のシリアル出力ポート部の具体的な構成例
を示すブロック図

【図５】図４の主要部の動作を説明するためのタイミン
グチャート

【符号の説明】

１０ タイマー １１ クロック信号出力回路 １２ 制御回路 １３ シフトレジスタ １４ 割り込み要求信号発生回路 １００ タイミングジェネレータ ２００ プログラムカウンタ ３００ プログラマブルロジックアレイ ４００ ＡＬＵ ５００ ＲＯＭ ７００ ＲＡＭ ９００ パラレル出力ポート １０００ シリアル出力ポート １１００ 割り込み制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】設定された時間が経過すると通信開始信号
   を出力するタイマーと、 クロック信号をカウントし、所定のカウント値に達した
   場合に通信終了信号を出力する制御手段と、 前記通信開始信号によって前記クロック信号の出力を開
   始し、前記通信終了信号によって前記クロック信号の出
   力を停止するクロック信号出力手段と、 前記クロック信号に同期してデータを１ビットずつシフ
   トするシフトレジスタと、を備えたシリアルデータ通信
   装置。
2. 【請求項２】設定された時間が経過すると通信開始信号
   を出力するタイマーと、 クロック信号をカウントし、所定のカウント値に達した
   場合に通信終了信号を出力する制御手段と、 前記通信開始信号によって前記クロック信号の出力を開
   始し、前記通信終了信号によって前記クロック信号の出
   力を停止するクロック信号出力手段と、 前記クロック信号に同期してデータを１ビットずつシフ
   トするシフトレジスタと、 前記通信終了信号に基づいて、割り込み処理を開始する
   ための割り込み要求信号を発生する割り込み信号発生手
   段と、からなるシリアルデータ通信装置を備えたマイク
   ロプロセッサ。