JPH07244124A - 集積回路チップ - Google Patents
集積回路チップInfo
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- JPH07244124A JPH07244124A JP6035650A JP3565094A JPH07244124A JP H07244124 A JPH07244124 A JP H07244124A JP 6035650 A JP6035650 A JP 6035650A JP 3565094 A JP3565094 A JP 3565094A JP H07244124 A JPH07244124 A JP H07244124A
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Abstract
(57)【要約】
【目的】 テストモード端子とリセット端子との共通化
を図ることにより、端子数を削減できる集積回路チップ
を提供すること。 【構成】 所定の機能を有する論理回路１と、外部から
与えられた基本クロック信号に基づいて分周されたクロ
ック信号を論理回路１に与えるプリスケーラ２、３とを
備えた集積回路チップにおいて、論理回路１の機能テス
トを行うためのテストモード端子と論理回路１のリセッ
ト端子とが共通化されたテスト／リセット端子１０と、
テスト／リセット端子１０に入力されるテストモード信
号によりプリスケーラ２、３のクロック出力信号の周期
を基本クロック信号に基づいて短くするように切り換え
る切換回路１１とを備えている集積回路チップ。
を図ることにより、端子数を削減できる集積回路チップ
を提供すること。 【構成】 所定の機能を有する論理回路１と、外部から
与えられた基本クロック信号に基づいて分周されたクロ
ック信号を論理回路１に与えるプリスケーラ２、３とを
備えた集積回路チップにおいて、論理回路１の機能テス
トを行うためのテストモード端子と論理回路１のリセッ
ト端子とが共通化されたテスト／リセット端子１０と、
テスト／リセット端子１０に入力されるテストモード信
号によりプリスケーラ２、３のクロック出力信号の周期
を基本クロック信号に基づいて短くするように切り換え
る切換回路１１とを備えている集積回路チップ。
Description
【０００１】
【産業上の利用分野】本発明は所定の機能を有する論理
回路を備えたＬＳＩチップなどの集積回路チップに関
し、より詳細にはテストモード端子及びリセット端子が
１つにまとめられた集積回路チップに関する。
回路を備えたＬＳＩチップなどの集積回路チップに関
し、より詳細にはテストモード端子及びリセット端子が
１つにまとめられた集積回路チップに関する。
【０００２】
【従来の技術】従来から、所定の機能を有する論理回路
と、外部から与えられた基本クロック信号に基づいて分
周されたクロック信号を前記論理回路に与える分周回路
とを備えたＬＳＩチップなどの集積回路チップがデータ
処理装置などに用いられている。このような集積回路チ
ップには特に出荷時の機能テストを行うためにリセット
端子やクロック端子以外にテストモード端子が装備され
ていて、ＬＳＩテスタなどを用いて機能テストが行われ
ている。
と、外部から与えられた基本クロック信号に基づいて分
周されたクロック信号を前記論理回路に与える分周回路
とを備えたＬＳＩチップなどの集積回路チップがデータ
処理装置などに用いられている。このような集積回路チ
ップには特に出荷時の機能テストを行うためにリセット
端子やクロック端子以外にテストモード端子が装備され
ていて、ＬＳＩテスタなどを用いて機能テストが行われ
ている。
【０００３】図５は従来から知られている集積回路チッ
プの概略構成を示す回路ブロック図である。図５におい
て、１は所定の機能を有する論理回路を示し、２、３は
クロック端子６を介して図示しないＬＳＩテスタなどか
ら与えられた基本クロック信号に基づいて分周されたク
ロック信号を論理回路１に与える分周回路としてのプリ
スケーラを示している。７はテストモード端子５に与え
られるテストモード信号によりプリスケーラ３に与える
クロック信号を切り換えるためのセレクターである。４
は論理回路１をリセットするためのリセット信号を入力
するリセット端子を示している。
プの概略構成を示す回路ブロック図である。図５におい
て、１は所定の機能を有する論理回路を示し、２、３は
クロック端子６を介して図示しないＬＳＩテスタなどか
ら与えられた基本クロック信号に基づいて分周されたク
ロック信号を論理回路１に与える分周回路としてのプリ
スケーラを示している。７はテストモード端子５に与え
られるテストモード信号によりプリスケーラ３に与える
クロック信号を切り換えるためのセレクターである。４
は論理回路１をリセットするためのリセット信号を入力
するリセット端子を示している。
【０００４】この集積回路チップの出荷時における機能
テストを行うためには、まず図示しないＬＳＩテスタな
どをリセット端子４、テストモード端子５、及びクロッ
ク端子６に接続し、前記ＬＳＩテスタなどをオンさせ、
リセット端子４を介してリセット信号を論理回路１に与
え、これにより論理回路１をリセットする。次にテスト
モード端子５にローレベルのテストモード信号を与え、
引き続きクロック端子６に基本クロック信号を与える
と、この基本クロック信号がＯＲゲート７及びＮＯＲゲ
ート９を介してプリスケーラ３の入力端子に与えられ
る。これにより、プリスケーラ３は与えられた基本クロ
ック信号を分周したクロック信号を論理回路１に与える
ことになる。即ち、テストモード時においては、プリス
ケーラ３にはプリスケーラ２の１／１６端子からのクロ
ック信号が入力されずに、クロック端子６からのクロッ
ク信号が入力されるので、プリスケーラ３の１／６４端
子からはプリスケーラ２の１／４端子から出力されるク
ロック信号と同じ周期のクロック信号が出力される。即
ち、テストモード時においてはプリスケーラ３の１／６
４端子からは、基本クロック信号が１／４分周されたク
ロック信号が出力されることになる。したがって、テス
トモード時においては、論理回路１は通常動作速度より
も速い速度で動作することになり、このようにすること
により、集積回路チップの出荷時におけるテスト時間の
短縮を図っている。
テストを行うためには、まず図示しないＬＳＩテスタな
どをリセット端子４、テストモード端子５、及びクロッ
ク端子６に接続し、前記ＬＳＩテスタなどをオンさせ、
リセット端子４を介してリセット信号を論理回路１に与
え、これにより論理回路１をリセットする。次にテスト
モード端子５にローレベルのテストモード信号を与え、
引き続きクロック端子６に基本クロック信号を与える
と、この基本クロック信号がＯＲゲート７及びＮＯＲゲ
ート９を介してプリスケーラ３の入力端子に与えられ
る。これにより、プリスケーラ３は与えられた基本クロ
ック信号を分周したクロック信号を論理回路１に与える
ことになる。即ち、テストモード時においては、プリス
ケーラ３にはプリスケーラ２の１／１６端子からのクロ
ック信号が入力されずに、クロック端子６からのクロッ
ク信号が入力されるので、プリスケーラ３の１／６４端
子からはプリスケーラ２の１／４端子から出力されるク
ロック信号と同じ周期のクロック信号が出力される。即
ち、テストモード時においてはプリスケーラ３の１／６
４端子からは、基本クロック信号が１／４分周されたク
ロック信号が出力されることになる。したがって、テス
トモード時においては、論理回路１は通常動作速度より
も速い速度で動作することになり、このようにすること
により、集積回路チップの出荷時におけるテスト時間の
短縮を図っている。
【０００５】
【発明が解決しようとする課題】上記説明したように従
来の集積回路チップには、出荷時の機能テストを行うた
めのテストモード端子５がリセット端子４とは別に設け
られているので、端子数が多くなり、これにより機能テ
スト時にＬＳＩテスタ等に接続する作業が増え、テスト
効率が低下する傾向があった。
来の集積回路チップには、出荷時の機能テストを行うた
めのテストモード端子５がリセット端子４とは別に設け
られているので、端子数が多くなり、これにより機能テ
スト時にＬＳＩテスタ等に接続する作業が増え、テスト
効率が低下する傾向があった。
【０００６】本発明は上記課題に鑑みなされたものであ
り、テストモード端子とリセット端子との共通化を図る
ことにより、端子数を削減し、集積回路のパッケージの
小型化、及びテスト時における作業効率の向上を図るこ
とができる集積回路チップを提供することを目的として
いる。
り、テストモード端子とリセット端子との共通化を図る
ことにより、端子数を削減し、集積回路のパッケージの
小型化、及びテスト時における作業効率の向上を図るこ
とができる集積回路チップを提供することを目的として
いる。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る集積回路チップ（１）は、所定の機能を
有する論理回路と、外部から与えられた基本クロック信
号に基づいて分周されたクロック信号を前記論理回路に
与える分周回路とを備えた集積回路チップにおいて、前
記論理回路の機能テストを行うためのテストモード端子
と前記論理回路のリセット端子とが共通化されたテスト
／リセット端子と、該テスト／リセット端子に入力され
るテストモード信号により前記分周回路からのクロック
出力信号の周期を前記基本クロック信号に基づいて短く
するように切り換える切換回路とを備えていることを特
徴としている。
に本発明に係る集積回路チップ（１）は、所定の機能を
有する論理回路と、外部から与えられた基本クロック信
号に基づいて分周されたクロック信号を前記論理回路に
与える分周回路とを備えた集積回路チップにおいて、前
記論理回路の機能テストを行うためのテストモード端子
と前記論理回路のリセット端子とが共通化されたテスト
／リセット端子と、該テスト／リセット端子に入力され
るテストモード信号により前記分周回路からのクロック
出力信号の周期を前記基本クロック信号に基づいて短く
するように切り換える切換回路とを備えていることを特
徴としている。
【０００８】また、本発明に係る集積回路チップ（２）
は、上記集積回路チップ（１）において前記テスト／リ
セット端子に入力されるリセット用パルスに応答してリ
セット信号を発生させるリセット信号発生回路を備えて
いることを特徴としている。
は、上記集積回路チップ（１）において前記テスト／リ
セット端子に入力されるリセット用パルスに応答してリ
セット信号を発生させるリセット信号発生回路を備えて
いることを特徴としている。
【０００９】
【作用】上記構成の集積回路チップ（１）によれば、前
記テスト／リセット端子にテストモード信号が与えられ
ると、前記論理回路に与えられる分周回路のクロック出
力信号の周期が前記切換回路により切り換えられ、短く
なる。
記テスト／リセット端子にテストモード信号が与えられ
ると、前記論理回路に与えられる分周回路のクロック出
力信号の周期が前記切換回路により切り換えられ、短く
なる。
【００１０】また、上記構成の集積回路チップ（２）に
よれば、前記テスト／リセット端子にリセット用パルス
が与えられると、前記リセット信号発生回路よりリセッ
ト信号が発っせられる。
よれば、前記テスト／リセット端子にリセット用パルス
が与えられると、前記リセット信号発生回路よりリセッ
ト信号が発っせられる。
【００１１】
【実施例】以下、本発明に係る集積回路チップの実施例
を図面に基づいて説明する。図１は実施例に係る集積回
路チップの構成を示す回路ブロック図である。図１にお
いて、１０は論理回路１の機能テストを行うためのテス
トモード端子と論理回路１のリセット端子との共通化が
図られたテスト／リセット端子を示している。１１はテ
スト／リセット端子１０に入力されるテストモード信号
により、分周回路としてのプリスケーラ３のクロック出
力信号の周期をクロック端子６に入力される基本クロッ
ク信号に基づいて短くするように切り換える切換回路を
示しており、この切換回路１１は、ＮＯＴゲート１３、
ＡＮＤゲート１４、ＡＮＤゲート１５及びＮＯＲゲート
１６を備えている。１２はテスト／リセット端子１０に
入力されるリセット用パルスに応答してリセット信号を
発生させるリセット信号発生回路を示している。
を図面に基づいて説明する。図１は実施例に係る集積回
路チップの構成を示す回路ブロック図である。図１にお
いて、１０は論理回路１の機能テストを行うためのテス
トモード端子と論理回路１のリセット端子との共通化が
図られたテスト／リセット端子を示している。１１はテ
スト／リセット端子１０に入力されるテストモード信号
により、分周回路としてのプリスケーラ３のクロック出
力信号の周期をクロック端子６に入力される基本クロッ
ク信号に基づいて短くするように切り換える切換回路を
示しており、この切換回路１１は、ＮＯＴゲート１３、
ＡＮＤゲート１４、ＡＮＤゲート１５及びＮＯＲゲート
１６を備えている。１２はテスト／リセット端子１０に
入力されるリセット用パルスに応答してリセット信号を
発生させるリセット信号発生回路を示している。
【００１２】テスト／リセット端子１０は、ＮＯＴゲー
ト１３の入力端子と、リセット信号発生回路１２の入力
端子と、ＡＮＤゲート１５の一方の入力端子とに接続さ
れ、ＮＯＴゲート１３の出力端子はＡＮＤゲート１４の
一方の入力端子に接続されている。ＡＮＤゲート１４の
他方の入力端子にはクロック端子６が接続され、ＡＮＤ
ゲート１４の出力端子はＮＯＲゲート１６の一方の入力
端子に接続されている。ＮＯＲゲート１６の他方の入力
端子にはＡＮＤゲート１５の出力端子が接続され、ＡＮ
Ｄゲート１５の他方の入力端子にはプリスケーラ２の１
／１６端子が接続されている。プリスケーラ２の入力端
子にはクロック端子６が接続され、プリスケーラ３の入
力端子にはＮＯＲゲート１６の出力端子が接続されてお
り、プリスケーラ３の１／６４端子は論理回路１のクロ
ック入力端子ＣＫに接続されている。リセット信号発生
回路１２の出力端子は論理回路１のリセット入力端子Ｒ
に接続されており、また、そのクロック入力端子ＣＫに
はクロック端子６が接続されている。
ト１３の入力端子と、リセット信号発生回路１２の入力
端子と、ＡＮＤゲート１５の一方の入力端子とに接続さ
れ、ＮＯＴゲート１３の出力端子はＡＮＤゲート１４の
一方の入力端子に接続されている。ＡＮＤゲート１４の
他方の入力端子にはクロック端子６が接続され、ＡＮＤ
ゲート１４の出力端子はＮＯＲゲート１６の一方の入力
端子に接続されている。ＮＯＲゲート１６の他方の入力
端子にはＡＮＤゲート１５の出力端子が接続され、ＡＮ
Ｄゲート１５の他方の入力端子にはプリスケーラ２の１
／１６端子が接続されている。プリスケーラ２の入力端
子にはクロック端子６が接続され、プリスケーラ３の入
力端子にはＮＯＲゲート１６の出力端子が接続されてお
り、プリスケーラ３の１／６４端子は論理回路１のクロ
ック入力端子ＣＫに接続されている。リセット信号発生
回路１２の出力端子は論理回路１のリセット入力端子Ｒ
に接続されており、また、そのクロック入力端子ＣＫに
はクロック端子６が接続されている。
【００１３】図２は図１におけるリセット信号発生回路
１２を示した回路図である。１７、１８はＤフリップフ
ロップを示しており、１９はフリップフロップ１７の出
力端子Ｑの出力信号とフリップフロップ１８の出力端子
Ｑバーの出力信号とのＮＯＲをとるＮＯＲゲートを示し
ている。フリップフロップ１７のデータ端子Ｄにはテス
ト／リセット端子１０（図１）が接続されており、その
クロック端子ＣＫにはクロック端子６（図１）が接続さ
れている。また、フリップフロップ１７の出力端子Ｑは
フリップフロップ１８のデータ端子Ｄに接続されるとと
もに、ＮＯＲゲート１９の一方の入力端子に接続されて
おり、ＮＯＲゲート１９の他方の入力端子にはフリップ
フロップ１８の出力端子Ｑバーが接続され、フリップフ
ロップ１８のクロック端子ＣＫにはクロック端子６が接
続されている。ＮＯＲゲート１９の出力端子は論理回路
１（図１）のリセット入力端子Ｒに接続されている。
１２を示した回路図である。１７、１８はＤフリップフ
ロップを示しており、１９はフリップフロップ１７の出
力端子Ｑの出力信号とフリップフロップ１８の出力端子
Ｑバーの出力信号とのＮＯＲをとるＮＯＲゲートを示し
ている。フリップフロップ１７のデータ端子Ｄにはテス
ト／リセット端子１０（図１）が接続されており、その
クロック端子ＣＫにはクロック端子６（図１）が接続さ
れている。また、フリップフロップ１７の出力端子Ｑは
フリップフロップ１８のデータ端子Ｄに接続されるとと
もに、ＮＯＲゲート１９の一方の入力端子に接続されて
おり、ＮＯＲゲート１９の他方の入力端子にはフリップ
フロップ１８の出力端子Ｑバーが接続され、フリップフ
ロップ１８のクロック端子ＣＫにはクロック端子６が接
続されている。ＮＯＲゲート１９の出力端子は論理回路
１（図１）のリセット入力端子Ｒに接続されている。
【００１４】図３は図１に示した論理回路１を構成する
フリップフロップ２０、２１、２２を示しており、リセ
ット信号発生回路１２から出力されるリセット信号によ
り、フリップフロップ２０、２１、２２がリセットされ
ることを説明するための回路図である。
フリップフロップ２０、２１、２２を示しており、リセ
ット信号発生回路１２から出力されるリセット信号によ
り、フリップフロップ２０、２１、２２がリセットされ
ることを説明するための回路図である。
【００１５】次に図４に示したタイミングチャートに基
づいて集積回路チップの機能テストを実施する場合の動
作について説明する。出荷時などにおいて集積回路チッ
プの機能テストを実施する場合、図示しないＬＳＩテス
タを用意し、このＬＳＩテスタから基本クロック信号Ｓ
２をクロック端子６に与える一方、時刻ｔ１においてロ
ーレベルとなるリセット用パルスＳ１をテスト／リセッ
ト端子１０に与えると、フリップフロップ１７の出力端
子Ｑからの出力信号Ｓ３は、時刻ｔ２における基本クロ
ック信号Ｓ１の立ち上がりでローレベルになる。また、
時刻ｔ３においてフリップフロップ１８の出力端子Ｑバ
ーからの出力信号Ｓ４はハイレベルとなる。したがっ
て、時刻ｔ２と時刻ｔ３間において、信号Ｓ３と信号Ｓ
４とのＮＯＲを取るＮＯＲゲート１９からはハイレベル
のリセット信号Ｓ５が出力されることになる。即ち、図
１に示したリセット信号発生回路１２から前記リセット
信号Ｓ５が論理回路１へ出力され、これにより論理回路
１がリセットされる。
づいて集積回路チップの機能テストを実施する場合の動
作について説明する。出荷時などにおいて集積回路チッ
プの機能テストを実施する場合、図示しないＬＳＩテス
タを用意し、このＬＳＩテスタから基本クロック信号Ｓ
２をクロック端子６に与える一方、時刻ｔ１においてロ
ーレベルとなるリセット用パルスＳ１をテスト／リセッ
ト端子１０に与えると、フリップフロップ１７の出力端
子Ｑからの出力信号Ｓ３は、時刻ｔ２における基本クロ
ック信号Ｓ１の立ち上がりでローレベルになる。また、
時刻ｔ３においてフリップフロップ１８の出力端子Ｑバ
ーからの出力信号Ｓ４はハイレベルとなる。したがっ
て、時刻ｔ２と時刻ｔ３間において、信号Ｓ３と信号Ｓ
４とのＮＯＲを取るＮＯＲゲート１９からはハイレベル
のリセット信号Ｓ５が出力されることになる。即ち、図
１に示したリセット信号発生回路１２から前記リセット
信号Ｓ５が論理回路１へ出力され、これにより論理回路
１がリセットされる。
【００１６】このようにして論理回路１をリセットした
後、前記ＬＳＩテスタからテスト／リセット端子１０に
与える信号Ｓ１をローレベルの状態に保つ。このローレ
ベルの信号Ｓ１はテストモード信号としてテスト／リセ
ット端子１０を介してＮＯＴゲート１３の入力端子に与
えられる。したがって、ＡＮＤゲート１４の一方の入力
端子にはＮＯＴゲート１３により反転されてハイレベル
となったテストモード信号が与えられる一方、他方の入
力端子にはクロック端子６を介して与えられた基本クロ
ック信号Ｓ２が与えられ、ＡＮＤゲート１４は両者のＡ
ＮＤにより基本クロック信号Ｓ２をＮＯＲゲート１６の
一方の入力端子へ出力する。またＡＮＤゲート１５の一
方の入力端子にはテスト／リセット端子１０からローレ
ベルの信号Ｓ１が入力される一方、ＡＮＤゲート１５の
他方の入力端子にはプリスケーラ２の１／１６端子から
基本クロック信号を１／１６分周したクロック信号が入
力され、ＡＮＤゲート１５の出力端子からＮＯＲゲート
１６の一方の入力端子にはローレベルの信号が出力され
る。そして、基本クロック信号Ｓ２が反転された形の信
号がＮＯＲゲート１６から出力され、プリスケーラ３の
入力端子に与えられる。したがって、プリスケーラ３は
基本クロック信号に基づいて分周し、１／６４端子から
は基本クロック信号が１／４分周されたクロック信号が
出力される。即ち、プリスケーラ３は本来ならば、プリ
スケーラ２の１／１６端子から出力されるクロック信号
を基本クロック信号とするが、切換回路１１の動作によ
り、テストモード時は基本クロック信号が直接入力さ
れ、１／６４端子からは基本クロック信号が１／６４分
周されたクロック信号が出力されずに、１／４分周され
たクロック信号が出力される。したがって、論理回路１
には１／４分周されたクロック信号が与えられ、論理回
路１の処理速度が通常使用時における処理速度よりも速
くなり、論理回路１の機能テストの時間を短縮すること
ができる。
後、前記ＬＳＩテスタからテスト／リセット端子１０に
与える信号Ｓ１をローレベルの状態に保つ。このローレ
ベルの信号Ｓ１はテストモード信号としてテスト／リセ
ット端子１０を介してＮＯＴゲート１３の入力端子に与
えられる。したがって、ＡＮＤゲート１４の一方の入力
端子にはＮＯＴゲート１３により反転されてハイレベル
となったテストモード信号が与えられる一方、他方の入
力端子にはクロック端子６を介して与えられた基本クロ
ック信号Ｓ２が与えられ、ＡＮＤゲート１４は両者のＡ
ＮＤにより基本クロック信号Ｓ２をＮＯＲゲート１６の
一方の入力端子へ出力する。またＡＮＤゲート１５の一
方の入力端子にはテスト／リセット端子１０からローレ
ベルの信号Ｓ１が入力される一方、ＡＮＤゲート１５の
他方の入力端子にはプリスケーラ２の１／１６端子から
基本クロック信号を１／１６分周したクロック信号が入
力され、ＡＮＤゲート１５の出力端子からＮＯＲゲート
１６の一方の入力端子にはローレベルの信号が出力され
る。そして、基本クロック信号Ｓ２が反転された形の信
号がＮＯＲゲート１６から出力され、プリスケーラ３の
入力端子に与えられる。したがって、プリスケーラ３は
基本クロック信号に基づいて分周し、１／６４端子から
は基本クロック信号が１／４分周されたクロック信号が
出力される。即ち、プリスケーラ３は本来ならば、プリ
スケーラ２の１／１６端子から出力されるクロック信号
を基本クロック信号とするが、切換回路１１の動作によ
り、テストモード時は基本クロック信号が直接入力さ
れ、１／６４端子からは基本クロック信号が１／６４分
周されたクロック信号が出力されずに、１／４分周され
たクロック信号が出力される。したがって、論理回路１
には１／４分周されたクロック信号が与えられ、論理回
路１の処理速度が通常使用時における処理速度よりも速
くなり、論理回路１の機能テストの時間を短縮すること
ができる。
【００１７】上記したように本実施例によれば、論理回
路１の機能テストを行うためのテストモード端子と論理
回路１のリセット端子とを共通にしたテスト／リセット
端子１０と、このテスト／リセット端子１０に入力され
るテストモード信号によりプリスケーラ３からのクロッ
ク出力信号の周期を基本クロック信号に基づいて短くす
るように切り換える切換回路１１とを備えているので、
従来のようにテストモード端子とリセット端子を別々に
設ける必要がなくなり、端子数を削減でき、これにより
集積回路のパッケージの小型化、及び接続工数の削減を
図ることができる。また、テスト／リセット端子１０に
与えるテストモード信号によりプリスケーラ３からのク
ロック出力信号の周期を短くでき、これにより論理回路
１の機能テスト時間の短縮を図ることができる。
路１の機能テストを行うためのテストモード端子と論理
回路１のリセット端子とを共通にしたテスト／リセット
端子１０と、このテスト／リセット端子１０に入力され
るテストモード信号によりプリスケーラ３からのクロッ
ク出力信号の周期を基本クロック信号に基づいて短くす
るように切り換える切換回路１１とを備えているので、
従来のようにテストモード端子とリセット端子を別々に
設ける必要がなくなり、端子数を削減でき、これにより
集積回路のパッケージの小型化、及び接続工数の削減を
図ることができる。また、テスト／リセット端子１０に
与えるテストモード信号によりプリスケーラ３からのク
ロック出力信号の周期を短くでき、これにより論理回路
１の機能テスト時間の短縮を図ることができる。
【００１８】また、本実施例によれば、テスト／リセッ
ト端子１０に入力されたリセット用パルスに応答してリ
セット信号を発生させるリセット信号発生回路１２を備
えているので、テスト／リセット端子１０にリセット用
パルスを入力するだけで論理回路１をリセットすること
ができ、したがって、リセット機能が不可欠な場合で
も、リセット用パルスを入力した後、テストモードへ移
行することができ、これによっても接続工数を削減で
き、論理回路１の機能テスト時間の短縮を図ることがで
きる。
ト端子１０に入力されたリセット用パルスに応答してリ
セット信号を発生させるリセット信号発生回路１２を備
えているので、テスト／リセット端子１０にリセット用
パルスを入力するだけで論理回路１をリセットすること
ができ、したがって、リセット機能が不可欠な場合で
も、リセット用パルスを入力した後、テストモードへ移
行することができ、これによっても接続工数を削減で
き、論理回路１の機能テスト時間の短縮を図ることがで
きる。
【００１９】
【発明の効果】以上説明したように本発明に係る集積回
路チップによれば、論理回路の機能テストを行うための
テストモード端子と前記論理回路のリセット端子とが共
通化されたテスト／リセット端子と、該テスト／リセッ
ト端子に入力されるテストモード信号により分周回路か
らのクロック出力信号の周期を基本クロック信号に基づ
いて短くするように切り換える切換回路とを備えている
ので、テストモード端子とリセット端子とを別々に設け
る必要がなくなり、これにより端子数を削減して接続工
数を減らすことができ、しかも集積回路のパッケージの
小型化を図ることができる。また一本のテスト／リセッ
ト端子でテストモードへの切り換えと、内部リセットの
機能を実現することができ、リセット機能が不可欠な場
合でも、リセットした後テストモードへすぐに移行でき
るため、テスト時間の短縮を図ることができる。
路チップによれば、論理回路の機能テストを行うための
テストモード端子と前記論理回路のリセット端子とが共
通化されたテスト／リセット端子と、該テスト／リセッ
ト端子に入力されるテストモード信号により分周回路か
らのクロック出力信号の周期を基本クロック信号に基づ
いて短くするように切り換える切換回路とを備えている
ので、テストモード端子とリセット端子とを別々に設け
る必要がなくなり、これにより端子数を削減して接続工
数を減らすことができ、しかも集積回路のパッケージの
小型化を図ることができる。また一本のテスト／リセッ
ト端子でテストモードへの切り換えと、内部リセットの
機能を実現することができ、リセット機能が不可欠な場
合でも、リセットした後テストモードへすぐに移行でき
るため、テスト時間の短縮を図ることができる。
【００２０】また、テスト／リセット端子に入力された
リセット用パルスに応答してリセット信号を発生させる
リセット信号発生回路を備えている場合には、前記テス
ト／リセット端子にリセット用パルスを入力すれば論理
回路をリセットすることができ、これにより、テスト／
リセット端子をリセット端子としても用いることがで
き、端子数の削減を図り、接続工数を削減して論理回路
の機能テストに要する時間を短縮することができる。
リセット用パルスに応答してリセット信号を発生させる
リセット信号発生回路を備えている場合には、前記テス
ト／リセット端子にリセット用パルスを入力すれば論理
回路をリセットすることができ、これにより、テスト／
リセット端子をリセット端子としても用いることがで
き、端子数の削減を図り、接続工数を削減して論理回路
の機能テストに要する時間を短縮することができる。
【図１】本発明の実施例に係る集積回路チップの構成を
示す回路ブロック図である。
示す回路ブロック図である。
【図２】実施例に係るリセット信号発生回路を示す回路
図である。
図である。
【図３】論理回路を構成するフリップフロップを示す回
路図である。
路図である。
【図４】実施例に係る集積回路チップを機能テストする
場合の動作を説明するためのタイミングチャートであ
る。
場合の動作を説明するためのタイミングチャートであ
る。
【図５】従来の集積回路チップの構成を示す回路ブロッ
ク図である。
ク図である。
１ 論理回路 ２ プリスケーラ（分周回路） ３ プリスケーラ（分周回路） ６ クロック端子 １０ テスト／リセット端子 １１ 切換回路 １２ リセット信号発生回路
Claims (2)
- 【請求項１】 所定の機能を有する論理回路と、外部か
ら与えられた基本クロック信号に基づいて分周されたク
ロック信号を前記論理回路に与える分周回路とを備えた
集積回路チップにおいて、前記論理回路の機能テストを
行うためのテストモード端子と前記論理回路のリセット
端子とが共通化されたテスト／リセット端子と、該テス
ト／リセット端子に入力されるテストモード信号により
前記分周回路からのクロック出力信号の周期を前記基本
クロック信号に基づいて短くするように切り換える切換
回路とを備えていることを特徴とする集積回路チップ。 - 【請求項２】 前記テスト／リセット端子に入力される
リセット用パルスに応答してリセット信号を発生させる
リセット信号発生回路を備えていることを特徴とする請
求項１記載の集積回路チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6035650A JPH07244124A (ja) | 1994-03-07 | 1994-03-07 | 集積回路チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6035650A JPH07244124A (ja) | 1994-03-07 | 1994-03-07 | 集積回路チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07244124A true JPH07244124A (ja) | 1995-09-19 |
Family
ID=12447758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6035650A Pending JPH07244124A (ja) | 1994-03-07 | 1994-03-07 | 集積回路チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07244124A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114169273A (zh) * | 2022-02-11 | 2022-03-11 | 苏州浪潮智能科技有限公司 | 一种芯片模式设置电路和方法 |
-
1994
- 1994-03-07 JP JP6035650A patent/JPH07244124A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114169273A (zh) * | 2022-02-11 | 2022-03-11 | 苏州浪潮智能科技有限公司 | 一种芯片模式设置电路和方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000207 |