JPH05313776A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPH05313776A JPH05313776A JP4142161A JP14216192A JPH05313776A JP H05313776 A JPH05313776 A JP H05313776A JP 4142161 A JP4142161 A JP 4142161A JP 14216192 A JP14216192 A JP 14216192A JP H05313776 A JPH05313776 A JP H05313776A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/14—Time supervision arrangements, e.g. real time clock
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- Engineering & Computer Science (AREA)
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Abstract
のパルス出力信号を生成する。 【構成】 コンペアレジスタ10の一致信号5で、RS
フリップフロップ6をセットし、パルスをアクティブに
すると同時に、タイマ1のカウントクロックを時間信号
3から外部イベント信号4に、またはその逆に切り換え
る。これによりコンペアレジスタ10は、外部の基準信
号からの時間遅れを与え、コンペアレジスタ11のパル
ス出力信号7がアクティブになってからのパルス幅を与
える。 【効果】 ハードウェア量を削減でき、且つソフトウェ
ア処理の負担も軽減できる。
Description
る。
のが存在するが、その中の一つとして、タイマを利用し
て時間もしくはイベント計測をすることで、所定タイミ
ングで信号を出力し、パルスを発生させる構成のものが
ある。
る。通常、時間計測またはイベント計測をするタイマ
に、所定のタイミングで一致信号を発生するコンペアレ
ジスタが接続され、事前に所望の時間カウント値、また
はイベントカウント値をこのコンペアレジスタに設定し
ておき、タイマがカウントを開始して、コンペアレジス
タに格納された値と一致がとれたところで一致信号を発
生する。この一致信号が、フリップフロップをアクティ
ブにすることで、外部にパルスを発生する構成をとる。
スタが接続され、この複数のコンペアレジスタからの一
致信号の組合せで種々のパルスを発生させている。この
場合、タイマがカウントするカウントクロックは、時間
の場合と、外部イベントの場合があるが、どちらでも利
用できるように選択可として、モード設定で指定できる
ような構成になっていることが多い。
間か、外部イベントかを決定させて使うため、1つの出
力パルス内で、時間と外部イベントとを混在させる用途
の時にはタイマ構成に工夫が必要となる。
成の1つの例である。図6は、図5のタイマを利用した
時のパルス出力波形の例である。以下、図5のタイマ構
成と図6を例にとって、時間、外部イベント混在のパル
ス出力の従来方法について説明を加える。
部イベントでタイマ1をクリアしてカウントを開始する
基準信号INTP2、カウントクロックとしての時間入
力Φ3、カウントクロックとしての外部イベントTI
4、コンペアレジスタ10と11、コンペアレジスタ1
0の一致信号5のタイミングでタイマ13の値を採り込
むキャプチャレジスタ12、RSフリップフロップ6、
パルス出力信号TO7とから構成されている。つまり、
図5のタイマは、時間計測用のタイマ13と、外部イベ
ント計測用のタイマ1の2系統のタイマを有している。
INTPの発生からの外部イベントベースのカウント値
を表しており、同様にT2は出力パルスがアクティブに
なってからインアクティブになるまでの時間ベースのカ
ウント値を表している。
しておく。外部イベントINTP2の発生でタイマ1が
外部イベントTI4のカウント動作を開始する。タイマ
1がカウントアップしていき、コンペアレジスタ10に
格納されているカウント値T1との一致がとれたところ
で、一致信号5を発生する。
割込み信号INTであり、且つキャプチャレジスタ12
に対して採り込みタイミングを与える信号でもある。
尚、割込みコントローラは、数々の割込みを受け付け、
優先順位制御等の制御を行なった後にCPUに対して、
割込みを与えるユニットであるが、本発明の主旨とは直
接関係ないため、図示と動作説明は省略する。
ップフロップ6はセットされ、パルス出力信号TO7は
アクティブ状態となる。また同時に、キャプチャレジス
タ12には、時間Φ3をカウントしているタイマ13の
値が採り込まれる。そして同時に割込み信号INTを発
生するため、割込みを受け付けたCPUは、割込み処理
の中で、キャプチャレジスタ12に格納されている値を
採り込み、この値にT2を加算したカウント値をコンペ
アレジスタ11に格納する処理を行なう。
イマ13との一致がとれると、その一致信号は、RSフ
リップフロップ6をリセットし、パルス出力信号TO7
をインアクティブにする。
部イベントの異なるカウントクロックを、1つのパルス
出力に混在させることができる。尚、この例では外部の
基準信号INTP2からのディレイを外部イベントベー
スで、パルス出力信号の幅を時間ベースで与える例を提
示したが、これを逆にする構成とすることも当然可能で
ある。
の16ビットマイクロコンピュータであるμPD786
02/78600のユーザズマニュアルに詳細が記述さ
れている。
時間と外部イベントの異なるカウントクロックを、1つ
のパルス出力に混在させることが可能にはなるが、これ
は1つのパルス出力を生成するために2つをタイマで利
用しなければならず、ハードウェア量が多くなり、経済
的ではない。また、この傾向はパルス出力信号の本数が
増大するにつれ顕著になってくる。
ベントと時間混在のパルス出力信号を生成するパルス出
力回路を提供することにある。
め、本発明に係るパルス出力回路は、1つのタイマと、
複数のコンペアレジスタとを有するパルス発生回路であ
って、タイマは、外部イベント信号または時間信号をカ
ウントクロックとして選択するクロック選択機能を有す
るものであり、複数のコンペアレジスタは、タイマに接
続され、該複数のコンペアレジスタの内、特定のコンペ
アレジスタからの一致信号で前記クロック選択機能を操
作することにより、前記カウントクロックを外部イベン
ト信号または時間信号に切り換える機能を有するもので
ある。
てクリアされ、かつ前記一致信号により再度カウント動
作を開始する機能を有するものである。
コンピュータのCPUからの出力信号によりカウント値
が変更処理されるものである。
は、コンペアレジスタに格納されている値に、出力パル
スがアクティブになってからインアクティブになるまで
の時間ベースの値を加算したものである。
クロックとして選択するクロック選択機能を付与し、特
定のコンペアレジスタからの一致信号で、前記タイマの
クロック選択機能を操作することによって、前記カウン
トクロックを、前記外部イベントまたは時間に切り換え
る。
示すブロック図、図2は、図1のパルス発生回路を利用
した時のパルス出力波形を示す波形図である。
回路は、一つのタイマ1と、複数のコンペアレジスタ1
0,11と、RSフリップフロップ6とを有している。
また、本発明に係るパルス発生回路は、マイクロコンピ
ュータのCPUと単一半導体基板上に内蔵されている。
また、それらを作動させる信号として、外部イベントで
タイマ1をクリアしてカウントを開始する基準信号IN
TP(外部イベント信号)2、カウントクロックとして
の時間入力Φ(時間信号)3と、カウントクロックとし
ての外部イベントTI(外部イベント信号)4と、コン
ペアレジスタ10の一致信号5と、パルス出力信号TO
7とを備えている。
クロック機能は、時間入力Φ3と外部イベントTI4に
切り換えられるような構成になっており、先の一致信号
5がこの切り換えタイミングを与えている。
外部イベントT1は、基準点INTPの発生からの外部
イベントベースのカウント値を表しており、同様にT2
は出力パルスがアクティブになってからインアクティブ
になるまでの時間ベースのカウント値を表している。
タ10に格納しておく。また、タイマ1のカウントクロ
ック機能は最初、外部イベントTI4側が選択されてい
るものとする。
が外部イベントTI4のカウント動作を開始する。タイ
マ1がカウントアップしていき、コンペアレジスタ10
に格納されているカウント値T1との一致がとれたとこ
ろで、一致信号5を発生する。従来例での説明同様、一
致信号5は割込みコントローラに対する割込み信号IN
Tでもある。尚、割込みコントローラとCPUに関して
は、本発明の主旨とは直接関係ないため、図示と動作説
明は省略する。
ップフロップ6はセットされ、パルス出力信号TO7は
アクティブ状態となる。また同時に、この一致信号5
が、時間入力Φ3と外部イベントTI4の切り換え回路
に作用し、外部イベントTI4から、時間入力Φにカウ
ントクロックを切り換える。
ため、割込みを受け付けたCPUは、割込み処理の中
で、コンペアレジスタ10に格納されている値を採り込
み、この値にT2を加算したカウント値をコンペアレジ
スタ11に格納する処理を行なう。
イマ1との一致がとれると、その一致信号は、RSフリ
ップフロップ6をリセットし、パルス出力信号TO7を
インアクティブにする。
を切り換えるだけで、時間と外部イベントの異なるカウ
ントクロックを、1つのパルス出力に混在させることが
できる。尚、この例では外部の基準信号INTP2から
のディレイを外部イベントベースで、パルス出力信号の
幅を時間ベースで与える例を提示したが、これを逆にす
る構成とすることも当然可能である。
示すブロック図、図4は、図3のパルス発生回路を利用
した時のパルス出力波形を示す波形図である。
実施例1で示した構成とほとんど同じ構成なので、個々
の詳細説明は省略する。異なる点は、コンペアレジスタ
10の一致信号5で、タイマ1を再度クリアし、カウン
トを開始させる構成となっている点である。
る外部イベントT1が、基準点INTPの発生からの外
部イベントベースのカウント値を表しており、同様にT
2が出力パルスがアクティブになってからインアクティ
ブになるまでの時間ベースのカウント値を表している点
は、実施例1と同様であるが、タイマ1のカウントアッ
プ動作が異なっており、外部イベントT1を経過した
後、パルス出力信号TO7がアクティブになったタイミ
ングで、タイマ1は再度クリアされてカウントアップ動
作を0から再開している。
れコンペアレジスタ10、11にそれぞれ格納してお
く。また、タイマ1のカウントクロックは最初、外部イ
ベントTI4側が選択されているものとする。
が外部イベントTI4のカウント動作を開始する。タイ
マ1がカウントアップしていき、コンペアレジスタ10
に格納されているカウント値T1との一致がとれたとこ
ろで、一致信号5を発生する。
ップフロップ6はセットされ、パルス出力信号TO7は
アクティブ状態となる。また同時に、この一致信号5
が、時間入力Φ3と外部イベントTI4の切り換え回路
に作用し、外部イベントTI4から、時間入力Φ3にカ
ウントクロックを切り換える。且つ、タイマ1をクリア
して再度カウントアップを開始する。ここでは割込み信
号は発生せず、CPUによるソフトウェア処理はない。
イマ1との一致がとれると、その一致信号は、RSフリ
ップフロップ6をリセットし、パルス出力信号TO7を
インアクティブにする。
ントクロックを切り換えるだけで、時間と外部イベント
の異なるカウントクロックを、1つのパルス出力に混在
させることができる。また、一致信号5でタイマ1に再
スタートをかける構成をとることで、割込み処理等のソ
フトウェアオーバヘッド無しにパルス出力を実現するこ
とができる。
からのディレイを外部イベントベースで、パルス出力信
号の幅を時間ベースで与える例を提示したが、これを逆
にする構成とすることも当然可能である。
つのタイマに入力されるカウントクロックを、コンペア
レジスタの一致タイミングで切り換えることにより、時
間と外部イベントの異なるカウントクロックを、1つの
パルス出力に混在させることができる。
マに再スタートをかける構成をとることにより、割込み
処理等のソフトウェアオーバヘッド無しにパルス出力を
実現することができる。
利用することなく、一つのタイマだけで時間ベースと、
外部イベントベース混在のパルス出力信号を生成するこ
とが可能になり、ハードウェア量の削減、ソフトウェア
処理の負担軽減など経済的効果が大きい。
Claims (4)
- 【請求項1】 1つのタイマと、複数のコンペアレジス
タとを有するパルス発生回路であって、 タイマは、外部イベント信号または時間信号をカウント
クロックとして選択するクロック選択機能を有するもの
であり、 複数のコンペアレジスタは、タイマに接続され、該複数
のコンペアレジスタの内、特定のコンペアレジスタから
の一致信号で前記クロック選択機能を操作することによ
り、前記カウントクロックを外部イベント信号または時
間信号に切り換える機能を有することを特徴とするパル
ス発生回路。 - 【請求項2】 請求項1に記載のパルス発生回路であっ
て、 前記タイマは、前記一致信号によってクリアされ、かつ
前記一致信号により再度カウント動作を開始する機能を
有することを特徴とするパルス発生回路。 - 【請求項3】 請求項1に記載のパルス発生回路であっ
て、 前記コンペアレジスタは、マイクロコンピュータのCP
Uからの出力信号によりカウント値が変更処理されるも
のであることを特徴とするパルス発生回路。 - 【請求項4】 請求項3に記載のパルス発生回路であっ
て、 前記コンペアレジスタのカウント値は、コンペアレジス
タに格納されている値に、出力パルスがアクティブにな
ってからインアクティブになるまでの時間ベースの値を
加算したものであることを特徴とするパルス発生回路。
Priority Applications (2)
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---|---|---|---|
JP4142161A JP2773546B2 (ja) | 1992-05-07 | 1992-05-07 | パルス発生回路 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
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JPH05313776A true JPH05313776A (ja) | 1993-11-26 |
JP2773546B2 JP2773546B2 (ja) | 1998-07-09 |
Family
ID=15308785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP4142161A Expired - Fee Related JP2773546B2 (ja) | 1992-05-07 | 1992-05-07 | パルス発生回路 |
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US5627784A (en) * | 1995-07-28 | 1997-05-06 | Micron Quantum Devices, Inc. | Memory system having non-volatile data storage structure for memory control parameters and method |
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Family Cites Families (4)
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-
1992
- 1992-05-07 JP JP4142161A patent/JP2773546B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-07 US US08/057,847 patent/US5371770A/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
JP2773546B2 (ja) | 1998-07-09 |
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