JP2540544Y2 - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JP2540544Y2 JP2540544Y2 JP1988079347U JP7934788U JP2540544Y2 JP 2540544 Y2 JP2540544 Y2 JP 2540544Y2 JP 1988079347 U JP1988079347 U JP 1988079347U JP 7934788 U JP7934788 U JP 7934788U JP 2540544 Y2 JP2540544 Y2 JP 2540544Y2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- flip
- clock
- flop
- clock pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、カウンタ回路に係り、詳しくは、複数段の
フリップフロップの各クロック入力端子にクロックパル
スを共通に供給するクロックパルス供給部の回路構成に
関する。
フリップフロップの各クロック入力端子にクロックパル
スを共通に供給するクロックパルス供給部の回路構成に
関する。
〈従来の技術〉 一般に、カウンタ回路は、第３図に示すように、複数
段のフリップフロップＦ（F1,F2，…Fn）からなり、各
フリップフロップＦのクロック入力端子にはインバータ
10からクロックパルスを供給し、該インバータ10により
すべてのフリップフロップＦを同期的にドライブするよ
うにしている。
段のフリップフロップＦ（F1,F2，…Fn）からなり、各
フリップフロップＦのクロック入力端子にはインバータ
10からクロックパルスを供給し、該インバータ10により
すべてのフリップフロップＦを同期的にドライブするよ
うにしている。
〈考案が解決しようとする問題点〉 ところで、フリップフロップは、その内部を構成して
いるゲートにおける遅延等のために、ある一定パルス幅
以下のパルスには応答しない。そして、カウンタ回路の
ように、フリップフロップが同一集積回路内に多数作ら
れているものでは、フリップフロップが動作しうる最大
パルス幅にはフリップフロップ毎に若干のばらつきがあ
る。
いるゲートにおける遅延等のために、ある一定パルス幅
以下のパルスには応答しない。そして、カウンタ回路の
ように、フリップフロップが同一集積回路内に多数作ら
れているものでは、フリップフロップが動作しうる最大
パルス幅にはフリップフロップ毎に若干のばらつきがあ
る。
したがって、カウンタ回路において、前記の最大パル
ス幅に近い幅のクロックパルスが入力すると、応答動作
するフリップフロップと、応答しないフリップフロップ
とが出てくる。このようにフリップフロップ毎に応答の
ばらつきがあると、該カウンタ回路におけるカウント数
は大幅に変動してしまう。
ス幅に近い幅のクロックパルスが入力すると、応答動作
するフリップフロップと、応答しないフリップフロップ
とが出てくる。このようにフリップフロップ毎に応答の
ばらつきがあると、該カウンタ回路におけるカウント数
は大幅に変動してしまう。
このようなカウンタ回路が、CPUとか、１チップマイ
クロコンピュータとかのタイミングジェネレータに用い
られている場合、上記のカウント数の不測の変動がCPU
の暴走につながる危険性がある。
クロコンピュータとかのタイミングジェネレータに用い
られている場合、上記のカウント数の不測の変動がCPU
の暴走につながる危険性がある。
ところで、上記の問題は、いうまでもなく、フリップ
フロップの応答動作にばらつきがあることから生じるの
であって、パルス幅の狭いクロックパルスに対して、す
べてのフリップフロップの応答が揃えば、問題はない。
例えば、一定パルス幅以下のクロックパルスに対して、
すべてのフリップフロップが一斉に応答動作しないよう
にしても、カウントが１クロックパルス分遅れるだけ
で、カウント数が狂うということはなく、したがって、
カウント数の不測の変動による不都合は発生しない。
フロップの応答動作にばらつきがあることから生じるの
であって、パルス幅の狭いクロックパルスに対して、す
べてのフリップフロップの応答が揃えば、問題はない。
例えば、一定パルス幅以下のクロックパルスに対して、
すべてのフリップフロップが一斉に応答動作しないよう
にしても、カウントが１クロックパルス分遅れるだけ
で、カウント数が狂うということはなく、したがって、
カウント数の不測の変動による不都合は発生しない。
本考案は、上記の知見に基づいて前記した問題点を解
消しようとするもので、一定パルス幅以下のクロックパ
ルスをカットし、一定パルス幅を越えるクロックパルス
のみをフリップフロップに供給することにより、フリッ
プフロップの応答動作のばらつきをなくし、カウント数
の不測の変動を未然に防止することを目的とする。
消しようとするもので、一定パルス幅以下のクロックパ
ルスをカットし、一定パルス幅を越えるクロックパルス
のみをフリップフロップに供給することにより、フリッ
プフロップの応答動作のばらつきをなくし、カウント数
の不測の変動を未然に防止することを目的とする。
〈問題点を解決するための手段〉 本考案は、上記の目的を達成するために、複数段のフ
リップフロップの各クロック入力端子にクロックパルス
を共通に入力する入力段に、クロックパルスと導入する
インバータとその出力側のシュミットトリガ回路とを直
列に介装するとともに、前記インバータとシュミットト
リガ回路との接続点に積分用コンデンサを接続し、所定
幅以下のクロック入力により前記フリップフロップの一
部のみが動作することを防止したカウンタ回路を構成し
た。
リップフロップの各クロック入力端子にクロックパルス
を共通に入力する入力段に、クロックパルスと導入する
インバータとその出力側のシュミットトリガ回路とを直
列に介装するとともに、前記インバータとシュミットト
リガ回路との接続点に積分用コンデンサを接続し、所定
幅以下のクロック入力により前記フリップフロップの一
部のみが動作することを防止したカウンタ回路を構成し
た。
〈作用〉 上記の構成において、入力クロックパルスはインバー
タで反転され、コンデンサにより積分されて、シュミッ
トトリガ回路に入力する。シュミットトリガ回路は、積
分波形に対応したトリガパルスを出力し、このトリガパ
ルスがクロックパルスとして各フリップフロップに供給
される。
タで反転され、コンデンサにより積分されて、シュミッ
トトリガ回路に入力する。シュミットトリガ回路は、積
分波形に対応したトリガパルスを出力し、このトリガパ
ルスがクロックパルスとして各フリップフロップに供給
される。
ここで、入力クロックパルスのパルス幅が一定幅以下
であると、コンデンサによる積分波形は、クロックパル
スのパルス幅に対応して小さく、その電圧値は、シュミ
ットトリガ回路の立ち上がりに要する基準入力値に達し
ない。そのため、シュミットトリガ回路からは、トリガ
パルスが出力されない。これによって、一定パルス幅以
下のクロックパルスがカットされ、一定パルス幅を越え
るクロックパルスのみが、シュミットトリガ回路のヒス
テリシスによりパルス幅を調整された形でフリップフロ
ップに供給されることになる。
であると、コンデンサによる積分波形は、クロックパル
スのパルス幅に対応して小さく、その電圧値は、シュミ
ットトリガ回路の立ち上がりに要する基準入力値に達し
ない。そのため、シュミットトリガ回路からは、トリガ
パルスが出力されない。これによって、一定パルス幅以
下のクロックパルスがカットされ、一定パルス幅を越え
るクロックパルスのみが、シュミットトリガ回路のヒス
テリシスによりパルス幅を調整された形でフリップフロ
ップに供給されることになる。
〈実施例〉 以下、本考案を図面に示す実施例に基づいて詳細に説
明する。第１図は本考案の一実施例に係るカウンタ回路
の回路図である。
明する。第１図は本考案の一実施例に係るカウンタ回路
の回路図である。
このカウンタ回路は、複数のフリップフロップＦ
（F1,F2，…Fn）を備える。これらのフリップフロップ
Ｆの各クロック入力端子にクロックパルスを共通に入力
する入力段には、クロックパルスの供給回路１が設けら
れている。
（F1,F2，…Fn）を備える。これらのフリップフロップ
Ｆの各クロック入力端子にクロックパルスを共通に入力
する入力段には、クロックパルスの供給回路１が設けら
れている。
この供給回路１は、クロックパルスを導入するインバ
ータ２と、その出力側に直列に接続されたシュミットト
リガ回路３と、前記インバータ２およびシュミットトリ
ガ回路３の接続点に一方の端子が接続された積分用コン
デンサ４とから構成されている。コンデンサ４の他方の
端子は接地されている。
ータ２と、その出力側に直列に接続されたシュミットト
リガ回路３と、前記インバータ２およびシュミットトリ
ガ回路３の接続点に一方の端子が接続された積分用コン
デンサ４とから構成されている。コンデンサ４の他方の
端子は接地されている。
次に、上記構成の動作を第２図のタイムチャートに基
づいて説明する。
づいて説明する。
今、インバータ２に、第２図（Ａ）に示すように、パ
ルス幅Ｗ（W1,W2,W3）が互いに異なるクロックパルスａ
（a1,a2,a3）が入力すると、これらのクロックパルスａ
は、インバータ２で反転され、その出力側でコンデンサ
４により積分されて、第２図（Ｂ）に示すような三角波
もしくは台形波等の積分パルスｂ（b1,b2,b3）が生成さ
れる。
ルス幅Ｗ（W1,W2,W3）が互いに異なるクロックパルスａ
（a1,a2,a3）が入力すると、これらのクロックパルスａ
は、インバータ２で反転され、その出力側でコンデンサ
４により積分されて、第２図（Ｂ）に示すような三角波
もしくは台形波等の積分パルスｂ（b1,b2,b3）が生成さ
れる。
この場合、積分パルスｂの波形は、各入力クロックパ
ルスａのパルス幅Ｗに対応しており、クロックパルスａ
のパルス幅Ｗが広いと、積分パルスｂの波形は一定レベ
ルから低い電圧値レベルにまで落ち込んだ波形となり、
入力クロックパルスａのパルス幅Ｗが狭いと、積分パル
スｂの波形は高い電圧値レベルに止どまる波形となる。
したがって、予め設定された一定パルス幅W0を越える広
幅W1,W3（W1,W3>W0）のクロックパルスa1,a3に対応する
積分パルスb1,b3は、シュミットトリガ回路３の立ち下
がりに要する基準入力電圧値Vdを下回るが、一定幅以下
のパルス幅W2（W2<W0）のクロックパルスa2に対応する
積分パルスb2は、シュミットトリガ回路３の前記の基準
入力電圧値Vdに達しない。
ルスａのパルス幅Ｗに対応しており、クロックパルスａ
のパルス幅Ｗが広いと、積分パルスｂの波形は一定レベ
ルから低い電圧値レベルにまで落ち込んだ波形となり、
入力クロックパルスａのパルス幅Ｗが狭いと、積分パル
スｂの波形は高い電圧値レベルに止どまる波形となる。
したがって、予め設定された一定パルス幅W0を越える広
幅W1,W3（W1,W3>W0）のクロックパルスa1,a3に対応する
積分パルスb1,b3は、シュミットトリガ回路３の立ち下
がりに要する基準入力電圧値Vdを下回るが、一定幅以下
のパルス幅W2（W2<W0）のクロックパルスa2に対応する
積分パルスb2は、シュミットトリガ回路３の前記の基準
入力電圧値Vdに達しない。
シュミットトリガ回路３は、その立ち下がり基準入力
電圧値Vdを下回る積分パルスb1,b3が入力すると、第２
図（Ｃ）に示すように、トリガパルスc1,c3を出力す
る。シュミットトリガ回路３はヒステリシスを有し、立
ち上がりに要する基準入力電圧値Vuより立ち下がりの基
準入力電圧値Vdが低くなっている（Vu＞Vd）から、積分
パルスb1,b3が立ち下がりの基準入力電圧値Vdを下回っ
た時点から立ち上がりの基準入力電圧値Vuを越えた時点
までのトリガパルスc1,c3を出力する。したがって、一
定パルス幅W0を越える入力クロックパルスa1,a3は、ト
リガパルスc1,c3に変換され、クロックパルスとして各
フリップフロップＦに共通に供給されることになる。
電圧値Vdを下回る積分パルスb1,b3が入力すると、第２
図（Ｃ）に示すように、トリガパルスc1,c3を出力す
る。シュミットトリガ回路３はヒステリシスを有し、立
ち上がりに要する基準入力電圧値Vuより立ち下がりの基
準入力電圧値Vdが低くなっている（Vu＞Vd）から、積分
パルスb1,b3が立ち下がりの基準入力電圧値Vdを下回っ
た時点から立ち上がりの基準入力電圧値Vuを越えた時点
までのトリガパルスc1,c3を出力する。したがって、一
定パルス幅W0を越える入力クロックパルスa1,a3は、ト
リガパルスc1,c3に変換され、クロックパルスとして各
フリップフロップＦに共通に供給されることになる。
これに対して、シュミットトリガ回路３に、その立ち
下がりの基準入力電圧値Vdに達しない積分パルスb2が入
力すると、シュミットトリガ回路３は応答動作せず、ト
リガパルスを出力しない。これで、一定パルス幅W0以下
の入力クロックパルスa2に対して、トリガパルスが生成
されないことになり、結局、一定パルス幅W0以下のクロ
ックパルスa2は除去される。
下がりの基準入力電圧値Vdに達しない積分パルスb2が入
力すると、シュミットトリガ回路３は応答動作せず、ト
リガパルスを出力しない。これで、一定パルス幅W0以下
の入力クロックパルスa2に対して、トリガパルスが生成
されないことになり、結局、一定パルス幅W0以下のクロ
ックパルスa2は除去される。
このように、クロックパルスの供給回路１は、一定パ
ルス幅W0を越える入力クロックパルスa1,a3に対して
は、パルス幅を調整した形でトリガパルスc1,c3を出力
し、一定パルス幅W0以下の入力クロックパルスa2に対し
ては、これを除去して、フリップフロップＦにはクロッ
クパルスを供給しない。
ルス幅W0を越える入力クロックパルスa1,a3に対して
は、パルス幅を調整した形でトリガパルスc1,c3を出力
し、一定パルス幅W0以下の入力クロックパルスa2に対し
ては、これを除去して、フリップフロップＦにはクロッ
クパルスを供給しない。
このような訳で、各フリップフロップＦには、一定パ
ルス幅W0以下のクロックパルスが入力せず、一定パルス
幅W0を越えるクロックパルスが入力するから、すべての
フリップフロップＦの応答が揃い、応答動作のばらつき
がなくなり、カウント数に不測の変動が生じない。
ルス幅W0以下のクロックパルスが入力せず、一定パルス
幅W0を越えるクロックパルスが入力するから、すべての
フリップフロップＦの応答が揃い、応答動作のばらつき
がなくなり、カウント数に不測の変動が生じない。
また、クロックパルスとともに、パルス幅の狭いノイ
ズパルスが供給回路１に入力した場合も、このようなノ
イズパルスは、前記したと同様の動作により除去され、
フリップフロップＦに供給されない。したがって、フリ
ップフロップＦがノイズにより誤動作することがない。
ズパルスが供給回路１に入力した場合も、このようなノ
イズパルスは、前記したと同様の動作により除去され、
フリップフロップＦに供給されない。したがって、フリ
ップフロップＦがノイズにより誤動作することがない。
〈考案の効果〉 以上のように、本考案によれば、インバータとシュミ
ットトリガ回路と積分用コンデンサとから構成された回
路が、入力クロックパルスをそのパルス幅に応じて選別
するフィルタとして作用し、一定幅を越えるパルス幅の
クロックパルスのみがフリップフロップに供給されるこ
とになる。このようにして、各フリップフロップに入力
するクロックパルスのパルス幅が一定値以上に確保され
るから、フリップフロップの応答動作にばらつきがな
く、応答のばらつきに伴うカウント数の不測の変動を未
然に防止しうる。
ットトリガ回路と積分用コンデンサとから構成された回
路が、入力クロックパルスをそのパルス幅に応じて選別
するフィルタとして作用し、一定幅を越えるパルス幅の
クロックパルスのみがフリップフロップに供給されるこ
とになる。このようにして、各フリップフロップに入力
するクロックパルスのパルス幅が一定値以上に確保され
るから、フリップフロップの応答動作にばらつきがな
く、応答のばらつきに伴うカウント数の不測の変動を未
然に防止しうる。
第１図は本考案の一実施例の回路図、第２図は第１図の
（Ａ）（Ｂ）（Ｃ）の各点における信号どうしの関係を
示すタイムチャートである。 第３図は従来例の回路図である。 ２……インバータ、３……シュミットトリガ回路、３…
…積分用コンデンサ、Ｆ（F1,F2，…Fn）……フリップ
フロップ。
（Ａ）（Ｂ）（Ｃ）の各点における信号どうしの関係を
示すタイムチャートである。 第３図は従来例の回路図である。 ２……インバータ、３……シュミットトリガ回路、３…
…積分用コンデンサ、Ｆ（F1,F2，…Fn）……フリップ
フロップ。
Claims (1)
- 【請求項１】複数段のフリップフロップの各クロック入
力端子にクロックパルスを共通に入力する入力段に、ク
ロックパルスを導入するインバータとその出力側のシュ
ミットトリガ回路とを直列に介装するとともに、前記イ
ンバータとシュミットトリガ回路との接続点に積分用コ
ンデンサを接続し、所定幅以下のクロック入力により前
記フリップフロップの一部のみが動作することを防止し
たことを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988079347U JP2540544Y2 (ja) | 1988-06-15 | 1988-06-15 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988079347U JP2540544Y2 (ja) | 1988-06-15 | 1988-06-15 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021928U JPH021928U (ja) | 1990-01-09 |
| JP2540544Y2 true JP2540544Y2 (ja) | 1997-07-09 |
Family
ID=31304232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988079347U Expired - Lifetime JP2540544Y2 (ja) | 1988-06-15 | 1988-06-15 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540544Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1200476A (en) * | 1981-06-29 | 1986-02-11 | Myron C. Rapkin | Analytical control device and method of making it |
| JPS5954335A (ja) * | 1982-09-22 | 1984-03-29 | Fujitsu Ltd | 計数回路 |
-
1988
- 1988-06-15 JP JP1988079347U patent/JP2540544Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021928U (ja) | 1990-01-09 |
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